变量译码器的应用.docx
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变量译码器的应用.docx
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变量译码器的应用
实验5
—变量译码器的应用
姓名:
学号:
专业:
课程名称:
逻辑与计算机设计基础实验同组学生姓名:
实验时间:
XXXX-XX-XX实验地点:
指导老师:
一、实验目的和要求
1、进一步熟练掌握三态门的应用和总线共用分时传输的方法;
2、掌握变量译码器的逻辑构成和逻辑功能;
3、用变量译码器实现组合函数;
4、掌握变量译码器的典型应用(地址译码的具体方法;
5、了解存储器编址的概念;
6、进一步熟悉ISE平台和利用Verilog语言对Spartan3实验板的应用;
二、实验内容和原理
实验任务:
1、进一步熟练掌握三态门的应用和总线共用分时传输的方法;
2、掌握变量译码器的逻辑构成和逻辑功能;
3、用变量译码器实现组合函数;
4、掌握变量译码器的典型应用(地址译码的具体方法;
5、了解存储器编址的概念;
6、进一步熟悉ISE平台和利用Verilog语言对Spartan3实验板的应用;
实验原理和电路图:
1、译码器
a译码器是将一种输入编码转换成另一种编码的电路,即将给定的代码进行“翻译”并转换成指定的状态或输出信号(脉冲或电平;
b译码可分为:
变量译码、显示译码
•变量译码一般是将一种较少位输入变为较多位输出的器件,如2n译码和8421BCD码译码;
•显示译码主要进行2进制数显示成10进制或16进制数的转换,可分为驱动LED和LCD两类;
2、变量译码器
a变量译码器是一个将n个输入变为2n个最小项输出的多输出端的组合逻辑电路。
n通常在2
~
64之间。
b带3个使能端的3-8译码器的逻辑结构由三级门电路构成,输出低电平有效。
C用Verilog门级描述方式实现3-8译码器的代码如下
d74LS138变量译码器功能表和引脚
e
74LS139变量译码器功能表和引脚
moduledecoder_3_8(C,B,A,G,G2A,G2B,Y;
inputwireA,B,C,G,G2A,G2B;outputwire[7:
0]Y;notnode_0_0(A_n,A,node_0_1(B_n,B,node_0_2(C_n,C,node_0_3(G_n,G;
andnode_1_0(D0,B_n,A_n,node_1_1(D1,B_n,A,node_1_2(D2,B,A_n,node_1_3(D3,B,A;
nornode_1_4(EN,G_n,G2A,G2B;nandnode_2_0(Y[0],EN,D0,C_n,node_2_1(Y[1],EN,D1,C_n,node_2_2(Y[2],EN,D2,C_n,node_2_3(Y[3],EN,D3,C_n,node_2_4(Y[4],EN,D0,C,node_2_5(Y[5],EN,D1,C,node_2_6(Y[6],EN,D2,C,node_2_7(Y[7],EN,D3,C;Endmodule
3、7段LED显示译码
a显示译码:
二进制编码转换成十进制/十六进制显示;
b7段LED显示分布
c十六进制数字显示模式
d7段LED十六进制显示代码
modulehex‐to‐sseg
(
inputwire[3:
0]hex,inputwiredp,outputreg[7:
0]sseg,outputactivelow;always@*begincase(hex4'h0:
sseg[6:
0]=7'b1000000;4'h1:
sseg[6:
0]=7'b1111001;4'h2:
sseg[6:
0]=7'b0100100;4'h3:
sseg[6:
0]=7'b0110000;4'h4:
sseg[6:
0]=7'b0011001;4'h5:
sseg[6:
0]=7'b0010010;4'h6:
sseg[6:
0]=7'b0000010;4'h7:
sseg[6:
0]=7'b1111000;4'h8:
sseg[6:
0]=7'b0000000;
4、用变量译码器实现组合函数
a变量译码器的输出对应所有输入变量的最小项组合,如果将函数转换成最小项和的形式,则可以用变量译码器实现函数的组合电路:
;b楼道灯控制器可用3-8译码器实现,如下
5、变量译码器实现存储器地址译码
a存储器电路中地址译码的意义:
–在容量扩展时,将不同的芯片分配到不同地址段,来达到
更大的存储容量(寻址范围
–在容量扩展时,将不同的芯片分配在同一地址段,来达到
更大的存储单元(存储字
b地址译码原理:
将访问存储器的地址线高位作为译码器的
输入,译码器的输出控制各存储器的片选信号;
c字扩展:
译码器的不同输出连接到不同存储芯片的片选端;d位扩展:
译码器的同一输出连接到不同存储芯片的片选端。
e同时进行字扩展和位扩展
4'h9:
sseg[6:
0]=7'b0010000;4'ha:
sseg[6:
0]=7'b0001000;4'hb:
sseg[6:
0]=7'b0000011;4'hc:
sseg[6:
0]=7'b1000110;4'hd:
sseg[6:
0]=7'b0100001;4'he:
sseg[6:
0]=7'b0000110;default:
sseg[6:
0]=7'b0001110;//4'hfendcasesseg[7]=dp;endendmodule
f实验用存储器地址译码电路:
–1个拨动开关:
1×1bitROM
–8个拨动开关:
4×2bitROM
三、主要仪器设备
实验设备
1、装有ISE的计算机系统1台
2、Spartan-III开发板1套实验材料
变量译码器的应用XXXX-XX-XXPage6of12
四、操作方法与实验步骤
1、在Spartan3实验板上实验3-8译码器
a用Verilog门级描述实现74LS138译码器的功能;
代码如下:
moduledecoder_3_8(C,B,A,G,G2A,G2B,Y;
inputwireA,B,C,G,G2A,G2B;
outputwire[7:
0]Y;
notnode_0_0(A_n,A,
node_0_1(B_n,B,
node_0_2(C_n,C,
node_0_3(G_n,G;
andnode_1_0(D0,B_n,A_n,
node_1_1(D1,B_n,A,
node_1_2(D2,B,A_n,
node_1_3(D3,B,A;
nornode_1_4(EN,G_n,G2A,G2B;
nandnode_2_0(Y[0],EN,D0,C_n,
node_2_1(Y[1],EN,D1,C_n,
node_2_2(Y[2],EN,D2,C_n,
node_2_3(Y[3],EN,D3,C_n,
node_2_4(Y[4],EN,D0,C,
node_2_5(Y[5],EN,D1,C,
node_2_6(Y[6],EN,D2,C,
node_2_7(Y[7],EN,D3,C;
Endmodule
bUCF引脚定义
–输入用6个开关
•3个译码输入
•3个使能控制
–输出用8个LED
引脚定义如下
#PACE:
StartofConstraintsgeneratedbyPACE
#PACE:
StartofPACEI/OPinAssignments
NET"A"LOC="K13";
NET"B"LOC="K14";
NET"C"LOC="J13";
NET"G"LOC="J14";
NET"G2A"LOC="H13";
变量译码器的应用XXXX-XX-XXPage7of12
NET"G2B"LOC="H14";
NET"Y[0]"LOC="P11";
NET"Y[1]"LOC="P12";
NET"Y[2]"LOC="N12";
NET"Y[3]"LOC="P13";
NET"Y[4]"LOC="N14";
NET"Y[5]"LOC="L12";
NET"Y[6]"LOC="P14";
NET"Y[7]"LOC="K12";
#PACE:
StartofPACEAreaConstraints
#PACE:
StartofPACEProhibitConstraints
#PACE:
EndofConstraintsgeneratedbyPACE
c下载FPGA代码到实验板上并调试;
2、7段数码管十六进制显示仿真
a编写代码
modulehex‐to‐sseg
(
inputwire[3:
0]hex,
inputwiredp,
outputreg[7:
0]sseg,
outputactivelow
;
always@*begin
case(hex
4'h0:
sseg[6:
0]=7'b1000000;
4'h1:
sseg[6:
0]=7'b1111001;
4'h2:
sseg[6:
0]=7'b0100100;
4'h3:
sseg[6:
0]=7'b0110000;
4'h4:
sseg[6:
0]=7'b0011001;
4'h5:
sseg[6:
0]=7'b0010010;
4'h6:
sseg[6:
0]=7'b0000010;
4'h7:
sseg[6:
0]=7'b1111000;
4'h8:
sseg[6:
0]=7'b0000000;
4'h9:
sseg[6:
0]=7'b0010000;
4'ha:
sseg[6:
0]=7'b0001000;
4'hb:
sseg[6:
0]=7'b0000011;
4'hc:
sseg[6:
0]=7'b1000110;
4'hd:
sseg[6:
0]=7'b0100001;
变量译码器的应用XXXX-XX-XXPage8of12
4'he:
sseg[6:
0]=7'b0000110;
default:
sseg[6:
0]=
7'b0001110;//4'hf
endcase
sseg[7]=dp;
end
endmodule
b分别输入0-F的值,进行波形仿真;
c检查输出波形是否符预期。
3、用3-8译码器实现楼道灯控制器
a利用前面实现的3-8译码器,实现楼道灯控制器;
bUCF引脚定义
–输入同前面
–输出使用1个LED
#PACE:
StartofConstraintsgeneratedbyPACE
#PACE:
StartofPACEI/OPinAssignments
NET"A"LOC="K
- 配套讲稿:
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- 变量 译码器 应用
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