VHDL试题集徐嵩吉林大学Word文档下载推荐.docx
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=______,变量的赋值用____:
=______。
VHDL程序的基本结构由库、程序包、__实体________、__结构体______和配置等部分组成。
14.可编程控制器是针对PLD的可编程使用HDL语言,其中PLD的意思是__可编程逻辑器件______,HDL的意思是____硬件描述语言_________。
15.可编程逻辑器件在编程是必须调用ieee库,ieee是___InstituteofElectricalandElectronicsEngineers(IEEE)电气和电子工程师协会___________的简称。
16.可编程逻辑器件的程序主要包括调用程序包、_实体_______、__结构体________和配置四个部分。
17.结构体的关键字是__architecture____________信号的关键字是______signal_____________。
PROM只对___或_____阵列编程,PAL只对___与_____阵列编程。
19.调用标准程序包的调用语句是___useieee._std_logic_1164.all;
_____________________________________。
20.布尔变量的两个结果是__ture________和___false_______。
21.在VHDL中,除了‘0’和‘1’外,还用__‘L’__和__‘H’___表示同样的状态。
22.上升沿的VHDL描述语言是___clk'
eventandclk=‘1’_____________,下降沿描述语言为__clk'
____________。
23.条件判断语句必须放在___过程______________中,而不能独立使用。
process是一个________________过程,他还暗含一个wait语句。
25.变量有____________和______________之分。
二、选择
1.VHDL常用的库是(A)标准库。
A、IEEE;
B、STD;
C、WORK;
D、PACKAGE
2.在VHDL的端口声明语句中,用(A)声明端口为输入方向。
A、IN;
B、OUT;
C、INOUT;
D、BUFFER
3.在VHDL的端口声明语句中,用(C)声明端口为双向方向。
4.在VHDL中,为目标变量赋值的符号是(C)。
A、=:
;
B、=;
C、:
=;
D、<
=
5.下列(不)可作为信号的数据类型是。
A、bitB、std_logicC、integerD、max
6下列可用作项目名称的是(C
)。
A.and1B.whenC.entityD.banjiaqi
7.下列语句正确的是(D)。
A.signala;
b;
c:
std_logic;
B.Variableab:
integer;
C.Port(a:
inbit;
b:
outbit;
)
D.Useieee.std_logic_1164.all;
8.下列语句不正确的是(A)。
A.ifa=0theny<
=b;
endif;
B.Q<
=DwhenCP’eventandCP=’1’;
C.Q<
=d;
Y<
=aandb;
D.Libraryieee;
9下列哪些关键字在相应的程序段不可缺少。
(A)
A.EntityB.portC.andD.process
三写出实现下列操作的VHDL程序语句(只写出该操作的语句,每小题4分,共20分)。
当时钟cp的上升沿到来时将信号D赋给输出Q;
1cp“eventandcp=‘1’
函数
把低电平赋给信号Data;
Data<
=‘L'
把数字0赋给变量B。
B:
=‘0’
四、判断下列程序段是否有错,如果有,指出错误并写出改正后的程序
1.ArchitectureDDDofDDDis
SignalA,En:
std_logic;
Process(A,En);
VariableB:
Begin
IfEn=1thenB<
=A;
EN=‘1’
Endif;
Endprocess;
Architectureoneofoneis
Variablea,b,c:
c<
=a+b;
Endone;
Libraryieee;
Useieee.std_logic_1164.all;
Entitymux21is
Port(a,b:
instd_logic;
Sel:
C:
outstd_logic;
);
Endmox21;
Architectureoneofmux21is
Ifsel=‘0’thenC:
=a;
ElseC:
=b;
Endif;
End;
五,编写程序,实现下列逻辑功能。
(要求只写完整程序)
1.编写实现八选一数据选择器的VHDL程序,项目名称用mux81;
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYmux81IS
PORT(A,B,C,D,E,F,G,H:
INSTD_LOGIC;
S:
inSTD_LOGIC_vector(2downto0);
Y:
outSTD_LOGIC);
endmux81;
ARCHITECTUREmuxOFmux81IS
begin
=AwhenS="
000"
ELSE
BwhenS="
001"
CwhenS="
010"
DwhenS="
011"
EwhenS="
100"
FwhenS="
101"
GwhenS="
110"
H;
endmux;
八选一须具选择器:
用CASE语句。
ENTITYmux_8_1IS
PORT(A,B,C,D,E,F,G,H,En:
endmux_8_1;
ARCHITECTUREmuxOFmux_8_1IS
begin
process(S,A,B,C,D,E,F,G,H,En)
begin
ifEn='
then
caseSis
when"
=>
=A;
=B;
=C;
=D;
=E;
=F;
=G;
111"
=H;
endcase;
endprocess;
2.编写实现三-八译码器的VHDL程序;
1。
用CASE语句
ENTITYLS138IS
PORT(S:
outSTD_LOGIC_vector(7downto0));
endLS138;
ARCHITECTUREmux_behaveOFLS138IS
PROCESS(S)IS
BEGIN
CASESIS
=>
Y<
=(0=>
'
OTHERS=>
);
=(1=>
=(2=>
=(3=>
=(4=>
=(5=>
=(6=>
=(7=>
ENDCASE;
ENDPROCESS;
endmux_behave;
3.编写实现全加器的VHDL程序,项目名称用fulladder,输入用Ain,Bin,Cin,输出用Sum和Co;
全加器:
ENTITYfull_adderIS
PORT(Ain,Bin,Cin:
Sum,Co:
outSTD_LOGIC);
endfull_adder;
ARCHITECTURErtlOFfull_adderIS
Sum<
=AinXorBinxorCin;
Co<
=(Ain
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