Xilinx Notes.docx
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7SeriesFPGAsOverview
参考ds180_7Series_Overview.pdf。
1.GeneralDescription
7系列包括Artix7、Kintex7和Virtex7。
其中Artix7面向较低端应用,功耗低,价格低,封装小;Kintex7面向中端应用,性价比更高,性能约比Artix7提高2倍;Virtex7面向高端应用。
采用28nm工艺。
2.Summaryof7SeriesFPGAFeatures
lReal6-inputlook-uptable(LUT)technologyconfigurableasdistributedmemory.
lSelectIOtechnologywithsupportforDDR3interfacesupto1866Mb/s.
l600Mb/sto6.6Gb/supto28.05Gb/s.
l包括一个用户可配置的ADC(双12位,1MSPS的ADC),芯片内部集成热和电源传感器。
lDSPsliceswith25×18multiplier,48-bitaccumulator,andpre-adder.
lPowerfulclockmanagementtiles(CMT),combiningphase-lockedloop(PLL)andmixed-modeclockmanager(MMCM)blocksforhighprecisionandlowjitter.
l支持PCIe的endpoint和rootport,支持gen3。
l1.0V核电压,当需要达到更低的功耗时,可配置0.9V核电压。
3.CLBs,Slices,andLUTs
7系列的FPGA可将任意一个查找表配置为6输入查找表(64bitROM),或配置为2个
5输入查找表(32bit ROM)。
这两个5输入查找表共享地址和逻辑输入,每个查找表的输出有一个可选寄存器。
4个6输入LUT,8个寄存器以及相应的乘法器、算数进位逻辑组成一个slice,2个
slice组成一个CLB。
4.ClockManagement
7系列FPGA最多有24个CMT(clockmanagementtiles),每个CMT包含一个MMCM(mixed-mode clock manager)和一个PLL。
具体可参考ug472_7Series_Clocking.pdf。
4.1Mixed-ModeClockManagerandPLL
MMCM和PLL共享很多相同的特性。
D、M和O是3个重要参数。
D为前分频,M为倍频,O为奇偶分频(?
)。
这些参数也可以通过DRP(DynamicReconfigurationPort)配置。
PLL输出时钟数为6,MMCM为7。
4.2MMCMAdditionalProgrammableFeatures
MMCM可实现小数倍频和分频。
4.3ClockDistribution
通过6中不同类型的时钟线(BUFG,BUFR,BUFIO,BUFH,BUFMR,andthehigh-performanceclock)满足3中不同应用目的:
高扇出、低传输延时和极低的偏斜。
时钟可分为3类,全局时钟、局部时钟和I/O时钟。
I/O时钟areespeciallyfast,且只能用于I/O逻辑和SERDES。
7系列芯片中,MMCM输出可与I/O直连,提供低抖动、高性能接口。
5.BlockRAM
BlockRAM的关键特性如下。
l双端口36KbRAM,端口宽度可达72
l可编程FIFO逻辑
l内置errorcorrectioncircuitry
7系列FPGA有50到1880个blockram。
只是使用FIFOcontroller时,FIFO的读写端口的宽度必须一致。
6.DigitalSignalProcessing-DSPSlice
DSP的主要特点如下。
l25×18的二进制补码乘法器,48位的累加器
lPre-adder
l可选的pipelining、ALU,以及专用的级联总线
Pre-adder可改善资源利用率非常高的设计,降低DSPslice数量达50%。
DSP具有48bit的patterndetector,用于convergent或者symmetricrounding。
也可用于实现96bit宽的逻辑功能。
DSPslice提供pipelining和extensioncapabilities,可提高除了DSP之外的许多应用的速度和效率。
如宽动态总线移位、存储器地址生成、宽总线多路选择器和memory-mappedI/Oregisterfiles。
7.Input/Output
主要特性。
l支持1866Mb/sDDR3
l内置高频解耦电容,提高信号完整性
l在低功耗和高速I/O应用中,具有可三态的DCI
I/O分为HP和HR。
HR支持1.2到3.3V,HP支持1.2到1.8V。
每个bank有2个VREF
管脚。
7.1I/OElectricalCharacteristics
7.2I/OLogic
7.2.1InputandOutputDelay
所有输入输出支持DDR。
所有输入和部分输出支持独立的延时调整,步进78ps或
52ps,最大延时数32。
通过IDELAY和ODELAY设置。
延时数可在使用过程中增减。
7.2.2ISERDESandOSERDES
每个I/O管脚具有8bit IOSERDES,可进行串并和并串转换。
通过级联两个相邻的IOSERDES管脚(默认为差分管脚),可实现10和14bit的转换。
8.Low-PowerGigabitTransceivers
9.IntegratedInterfaceBlocksforPCIExpressDesigns
兼容PCIe2.1和3.0标准(不同family可能不同),支持Endpoint和root port,支持Gen8(8Gb/s)。
10.Configuration
介绍了集中配置方式,以及加密、回读和部分可重配置等内容。
配置方式支持SPI和BPI。
部分可重配置在不影响其他功能运行的情况下,对部分功能进行重配置。
11.XADC(Analog-to-DigitalConverter)
内置两个12bit的1MSPS的ADC,同时内置温度传感器和电源传感器,通过JTAG可以访问ADC。
通过芯片内部的模拟多路器可支持17路模拟输入。
未使用该XADC时,其默认输出为芯片内部传感器的数值,通过JTAG可在任何时候读
取该数值。
用户可以设置温度上限,以实现高温情况下的自动powerdown。
7SeriesFPGAsConfiguration
参考ug470_7Series_Config.pdf。
1.ConfigurationOverview
1.1Overview
主要配置方式有。
lMaster-Serial
lAlave-Serial
lMasterSelectMap(parallel)configurationmode(×8and×16)
lSlaveSelectMap(parallel)configurationmode(×8,×16and×32)
lJTAG/boundary-scan
lMasterSerialPeripheralInterface(SPI)flashconfigurationmode(×1,×2and×4)
lMasterBytePeripheralInterface(BPI)flashconfigurationmode(×8and×16)
通过M[2:
0]选择,其管脚通过1k以上的电阻上拉或下拉,或直接接地或VCCO。
在Master和Slave模式下,配置时钟(CCLK)的方向不同。
Master模式下,FPGA通过驱动该管脚;Slave模式下,该管脚为输入。
1.2 7SeriesFPGAsConfigurationDifferencesfromPreviousFPGAGenerations
比如在Master SPI模式下,允许使用时钟下降沿同步数据、支持128Mb以上的flash
等等。
7系列芯片支持1.8、2.5和3.3V的配置接口。
配置接口包括bank0的JTAG管脚,
bank0的专用配置管脚,bank14和bank15的相关配置管脚。
需遵循以下规则。
Configurationbankvoltageselectpin(CFGBVS)必须根据bank0的电压置高或置低。
CFGBVS为低时,bank0的I/O为1.8V,VCCO_0和该bank的信号必须等于或低于1.8V。
Bank14和Bank15的配置管脚的电压由对应bank的VCCO决定,所以如果使用了这两个
bank上的pin,则他们的VCCO必须和VCCO_0一致。
1.3DesignConsideration
1.3.1ConfigurationBitstreamLengths
每种型号的FPGA的bitstream的长度是固定的。
Table 1-1列出了不同器件对应的
bitstream的长度。
1.3.2FPGAConfigurationDataSource
可以由FPGA从flash加载,也可以通过DSP、CPU等向FPGA下载。
也可以使用PC通过JTAG向FPGA传输。
1.3.3MasterModes
FPGA自加载的模式成为MasterMode。
CCLK由FPGA产生。
1.3.4SlaveModes
2.ConfigurationInterfaces
2.1ConfigurationPins
Table2-1给出了不同配置模式中CCLK的方向和M[2:
0]的接法。
Table2-2和Table2-3描述了配置模式管脚和他们的位置。
Table2-4给出了详细的配置管脚的定义。
CFGBVS为高(连接至VCCO_0),则bank0在配置期间工作在3.3V或2.5V;如果为低,则在配置期间工作在1.8V。
Bank0在任何7系列器件上均为HR I/O。
而bank14和15则
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