基于eda乐曲硬件演奏电路Word文档格式.docx
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致谢21
附录22
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第1章引言
1.1EDA技术及发展历史
随着计算机业的发展,从80年代中期计算机应用进入各个领域。
在这种背景下,87、88年由美国ACCEL
Technologies
Inc推出了第一个应用于电子线路设计软件包——TANGO,这个软件包开创了电子设计自动化(EDA)的先河。
这个软件包现在看来比较简陋,但在当时给电子线路设计带来了设计方法和方式的革命,人们纷纷开始用计计算机来设计电子线路,直到今天在国内许多科研单位还在使用这个软件包。
随着电子业的飞速发展,TANGO日益显示出其不适应时代发展需要的弱点。
为了适应科学技术的发展,Protel
Technology公司以其强大的研发能力推出了Protel
For
Dos作为TANGO的升级版本,从此Protel这个名字在业内日益响亮。
中国科学院EDA中心是中国科学院根据其“面向国家战略需求、面向世界科技前沿”的新时期办院方针,面对中国IC设计产业发展对技术和人才的迫切需求,于2001年11月经中国科学院批准设立的非法人事业机构。
是中国科学院全院集成电路设计领域科研与教育的网络化公共平台,是中国科学院该领域对外战略合作的代表机构,面向全国开展技术服务。
第2章VHDL语言及其应用
20世纪80年代美国国防部开发VeryHighSpeedIntegratedCircuit—VHSIC,用于描述集成电路的结构和功能。
此后,硬件描述语言向标准化方向发展,1987年成为IEEEStandard1076,称为VHDL语言。
它也是美国国防部标准(MIL-STD-454L)。
1993年该标准增修为IEEE1164标准。
1996年,再次加入电路合成的标准程序和规格,成为IEEE1076.3标准。
VHDL的英文全名是Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage,诞生于1982年。
1987年底,VHDL被IEEE和美国国防部确认为标准硬件描述语言。
自IEEE公布了VHDL的标准版本,IEEE-1076(简称87版)之后,各EDA公司相继推出了自己的VHDL设计环境,或宣布自己的设计工具可以和VHDL接口。
此后VHDL在电子设计领域得到了广泛的接受,并逐步取代了原有的非标准的硬件描述语言。
1993年,IEEE对VHDL进行了修订,从更高的抽象层次和系统描述能力上扩展VHDL的内容,公布了新版本的VHDL,即IEEE标准的1076-1993版本,(简称93版)。
现在,VHDL和Verilog作为IEEE的工业标准硬件描述语言,又得到众多EDA公司的支持,在电子工程领域,已成为事实上的通用硬件描述语言。
有专家认为,在新的世纪中,VHDL于Verilog语言将承担起大部分的数字系统设计任务。
从宏观的角度看,VHDL的语法构成了程序的各组成部分;
微观上看VHDL的语法是各种语句的运用细节。
本章在VHDL的特性之后,从这两个角度简要介绍VHDL的语法基础。
硬件描述语言HDL(HardwareDescriptionLanguage)诞生于1962年。
HDL是用形式化的方法描述数字电路和设计数字逻辑系统的语言。
主要用于描述离散电子系统的结构和行为。
与SDL(SoftwareDescriptionLanguage)相似,经历了从机器码(晶体管和焊接)、汇编(网表)、到高级语言(HDL)的过程。
2.1VHDL的应用
VHDL主要用于描述数字系统的结构,行为,功能和接口。
除了含有许多具有硬件特征的语句外,VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。
VHDL的程序结构特点是将一项工程设计,或称设计实体(可以是一个元件,一个电路模块或一个系统)分成外部(或称可是部分,及端口)和内部(或称不可视部分),既涉及实体的内部功能和算法完成部分。
在对一个设计实体定义了外部界面后,一旦其内部开发完成后,其他的设计就可以直接调用这个实体。
这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。
VHDL是一种标准的硬件电路设计语言,目前已成为广大电路设计人员设计数字系统首选的开发工具。
基于VHDL硬件电路语言的编程与实际应用技巧,VHDL硬件电路语言在微机、通信、编码、存储器以及电子电路等方面的具体设计应用,具有实际的指导意义。
关于用VHDL和原理图输入进行CPLD/FPGA设计的粗略比较:
在设计中,如果采用原理图输入的设计方式是比较直观的。
你要设计的是什么,你就直接从库中调出来用就行了。
这样比较符合人们的习惯。
但是这样做需要设计人员要在两方面有较高的素质:
但是当你采用VHDL等高级语言来设计时这些问题都会得到较好的解决。
由于在使用VHDL等高级语言时,有专用的工具来实现将语言描述的电路功能转换为实际的电路所以你就用不着对底层的电路很熟悉,也用不着对CPLD/FPGA的结构很熟悉(因为有专用的工具针对你的描述采用相应的器件哦)。
当你要换器件时,你只需要将原来设计好的VDHL文件在新器件的设计工具中再次实现就行了。
第3章乐曲硬件演奏电路
3.1基本要求
利用FPGA,设计一个乐曲硬件演奏电路。
乐曲的12平均率规定:
每2个八度(如简谱中的中音1与高音1)之间的频率相差1倍。
在2个八度音之间,又可分为12个半音,每2个半音的频率比为12√2。
另外,音符A的频率为440HZ,音符B到C之间,E到F之间为半音,其余为全音。
由此可以计算出简谱中从低音l至高音1之间每个音符的频率。
设计音符查找表电路模块,时钟模块,数控分频器模块,音乐节拍产生模块电路。
3.2原理描述
产生音乐的两个因素是音乐频率和音乐的持续时间,以纯硬件完成演奏电路比利用微处理器来实现乐曲演奏要复杂的多,如果不凭借EDA工具和硬件描述语言,凭借传统的数字逻辑技术,即使最简单的演奏电路也难以实现。
乐曲硬件演奏电路系统主要有数控分频器和乐曲存储模块组成。
数控分频器对FPGA的基准频率进行分频,得到与各个音阶对应的频率输出。
乐曲存储模块产生节拍控制和音阶选择信号,即在此模块中可存放一个乐曲曲谱真值表,由一个计数器来控制此真值表的输出,而由计数器的计数时钟信号作为乐曲节拍控制信号。
乐曲演奏电路的结构框图如下:
图3.1乐曲演奏电路结构框图
3.3乐曲硬件演奏电路的层次化设计方案
乐曲硬件演奏电路的设计主要就是由三个部分组成的,首先为了实现音乐的演奏必须得得到音阶的频率和节拍,这主要就是由音乐节拍发生器和数控分频模块完成的,完了就是译码查表电路是由音符译码电路模块产生的,乐曲硬件演奏电路可分为三个模块,音乐节拍发生器模块,音符译码电路模块,数控分频模块。
3.3.1音乐节拍发生器notetabs
该模块将利用FPGA的片内POM存放乐曲简谱真值表,该计数器的计数频率为4HZ,即每一个数值的停留时间为0.25S,也就是每个节拍是0.25S,每个节拍的频率也是4HZ,随着NoteTabs中计数器按4HZ的时钟频率做加法计数时,乐符数据叫输向音符译码电路ToneTaba,所以所存的乐曲就自然的演奏起来。
其VHDL源程序如下:
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYNoteTabsIS
PORT(clk:
INSTD_LOGIC;
ToneIndex:
OUTINTEGERRANGE0TO15);
END;
ARCHITECTUREoneOFNoteTabsIS
SIGNALCounter:
INTEGERRANGE0TO138;
BEGIN
CNT8:
PROCESS(clk)
BEGIN
IFCounter=138THENCounter<
=0;
ELSIF(clk'
EVENTANDclk='
1'
)THEN
Counter<
=Counter+1;
ENDIF;
ENDPROCESS;
Search:
PROCESS(Counter)
CASECounterIS--译码器,查歌曲的乐谱表,查表结果为音调表的索引值
WHEN00=>
ToneIndex<
=3;
--简谱"
3"
音
WHEN01=>
--发4个时钟节拍
WHEN02=>
WHEN03=>
WHEN04=>
=5;
--简谱"
5"
WHEN05=>
--发3个时钟节拍
WHEN06=>
WHEN07=>
=6;
6"
WHEN08=>
=8;
WHEN09=>
WHEN10=>
WHEN11=>
=9;
WHEN12=>
WHEN13=>
WHEN14=>
WHEN15=>
WHEN16=>
=12;
WHEN17=>
WHEN18=>
WHEN19=>
=15;
WHEN20=>
=13;
WHEN21=>
WHEN22=>
=10;
WHEN23=>
WHEN24=>
WHEN25=>
WHEN26=>
WHEN27=>
WHEN28=>
WHEN29=>
WHEN30=>
WHEN31=>
WHEN32=>
WHEN33=>
WHEN34=>
WHEN35=>
WHEN36=>
=7;
WHEN37=
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- 基于 eda 乐曲 硬件 演奏 电路