时序逻辑电路习题解答解读Word文档格式.docx
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A.B.C.D.
图T4.6
7.电路如图T4.7所示。
图T4.7
8.电路如图T4.8所示。
输出端Q所得波形的频率为CP信号二分频的电路为。
图T4.8
9.将D触发器改造成T触发器,如图T4.9所示电路中的虚线框内应是。
图T4.9
A.或非门B.与非门C.异或门D.同或门
10.触发器异步输入端的作用是。
A.清0B.置1C.接收时钟脉冲D.清0或置1
11.米里型时序逻辑电路的输出是。
A.只与输入有关
B.只与电路当前状态有关
C.与输入和电路当前状态均有关
D.与输入和电路当前状态均无关
12.摩尔型时序逻辑电路的输出是。
13.用n只触发器组成计数器,其最大计数模为。
A.nB.2nC.n2D.2n
14.一个5位的二进制加计数器,由00000状态开始,经过75个时钟脉冲后,此计数器的状态为:
A.01011B.01100C.01010D.00111
15.图T4.15所示为某计数器的时序图,由此可判定该计数器为。
A.十进制计数器B.九进制计数器C.四进制计数器D.八进制计数器
图T4.15
16.电路如图T4.16所示,假设电路中各触发器的当前状态Q2Q1Q0为100,请问在时钟作用下,触发器下一状态Q2Q1Q0为。
图T4.16
A.101B.100C.011D.000
17.电路图T4.17所示。
设电路中各触发器当前状态Q2Q1Q0为110,请问时钟CP作用下,触发器下一状态为。
图T4.17
A.101B.010C.110D.111
18.电路如图T4.18所示,74LS191具有异步置数的逻辑功能的加减计数器,其功能表如表T4.18所示。
已知电路的当前状态Q3Q2Q1Q0为1100,请问在时钟作用下,电路的下一状态Q3Q2Q1Q0为。
图T4.18
A.1100B.1011C.1101D.0000
表T4.1874LS191功能表
CP
D0
D1
D2
D3
Q0
Q1
Q2
Q3
×
d0
d1
d2
d3
1
↑
加
法
计
数
减
保
持
19.下列功能的触发器中,不能构成移位寄存器。
A.SR触发器B.JK触发器C.D触发器D.T和T'触发器。
20.图T4.20所示电路的功能为。
图T4.22
A.并行寄存器B.移位寄存器C.计数器D.序列信号发生器
21.4位移位寄存器,现态Q0Q1Q2Q3为1100,经左移1位后其次态为。
A.0011或1011B.1000或1001C.1011或1110D.0011或1111
22.现欲将一个数据串延时4个CP的时间,则最简单的办法采用。
A.4位并行寄存器B.4位移位寄存器
C.4进制计数器D.4位加法器
23.一个四位串行数据,输入四位移位寄存器,时钟脉冲频率为1kHz,经过
可转换为4位并行数据输出。
A.8msB.4msC.8µ
sD.4µ
s
24.由3级触发器构成的环形和扭环形计数器的计数模值依次为。
A.8和8B.6和3C.6和8D.3和6
习题
1.由或非门构成的基本SR锁存器如图P4.1所示,已知输入端S、R的电压波形,试画出与之对应的Q和的波形。
图P4.1
解:
2.由与非门构成的基本SR锁存器如图P4.2所示,已知输入端、的电压波形,试画出与之对应的Q和的波形。
图P4.2
3.已知双门锁存器如图P4.3所示,试写出该锁存器的特性方程。
图P4.3图P4.4
先写出电路特性表。
A
B
Qn
Qn+1
卡诺图
4.写出图P4.4所示锁存器的特性方程
CP=0时;
RD=SD=0,Qn+1=Qn
CP=1时;
,SD=S,
5.钟控SR锁存器符号如图P4.5(a)所示,设初始状态为0,如果给定CP、S、R的波形如图P4.5(b)所示,试画出相应的输出Q波形。
(a)(b)
图P4.5
6.
(1)分析图P4.6(a)所示由CMOS传输门构成的钟控D锁存器的工作原理。
图P4.6(a)
(2)分析图P4.6(b)所示主从D触发器的工作原理。
图P4.6(b)
(3)有如图P4.6(c)所示波形加在图P4.6(a)(b)所示的锁存器和触发器上,画出它们的输出波形。
设初始状态为0。
图P4.6(c)
(1)图所示是用两个非门和两个传输门构成的钟控D锁存器。
当CP=1时,=0、C=1,TG1导通,TG2断开,数据D直接送到Q和端,输出会随D的改变而改变。
但G1、G2没有形成正反馈,不具备锁定功能,此时称电路处于接收数据状态;
CP变为低电平0时,=1,C=0,TG1断开,TG2导通,G1、G2形成正反馈,构成双稳态电路。
由于G1、G2输入端存在的分布电容对逻辑电平有短暂的保持作用,因此,电路输出状态将锁定在CP信号由1变0前瞬间D信号所确定的状态。
(2)由两个D锁存器构成的主从D触发器,采用上升沿触发方式,原理分析可参考4.2.1节有关内容。
(3)D锁存器输出波形图
D触发器输出波形图
7.图P4.7(a)所示的为由D锁存器和门电路组成的系统,锁存器和门电路的开关参数如下:
锁存器传输延时tpd(DQ)=15ns,tpd(CQ)=12ns,建立时间tSU=20ns;
保持时间tH=0ns。
与门的传输延迟时间tpdAND=16ns,或门的传输延迟时间tpdOR=18ns,异或门的传输延迟时间tpdXOR=22ns。
(1)求系统的数据输入建立时间tSUsys;
(2)系统的时钟及数据输入1的波形如图P4.7(b)所示。
假设数据输入2和数据输入3均恒定为0,请画出Q的波形,并标明Q对于时钟及数据输入1的延迟。
图P4.7
(1)系统的数据输入建立时间tSUsys=或门的传输延迟+异或门的传输延迟+锁存器的建立时间-与门的传输延迟=tpdOR+tpdXOR+tSU-tpdAND=18ns+22ns+20ns-16ns=44ns。
(2)
8.有一上升沿触发的JK触发器如图P4.8(a)所示,已知CP、J、K信号波形如图P4.8(b)所示,画出Q端的波形。
(设触发器的初始态为0)
图P4.8
9.试画出如图P4.9所示时序电路在一系列CP信号作用下,Q0、Q1、Q2的输出电压波形。
设触发器的初始状态为Q=0。
图P4.9
先画Q0波形,再画Q1波形,最后画Q2波形。
10.有一简单时序逻辑电路如图P4.10所示,试写出当C=0和C=1时,电路的状态方程Qn+1,并说出各自实现的功能。
图P4.10
当C=0时,J=X,K=X
为T触发器
当C=1时,J=X
为D触发器
11.用上升沿D触发器和门电路设计一个带使能EN的上升沿D触发器,要求当EN=0时,时钟脉冲加入后触发器也不转换;
当EN=1时,当时钟加入后触发器正常工作,注:
触发器只允许在上升沿转换。
当EN=0,Qn+1=Qn;
当EN=1,Qn+1=D,则
,令即可。
12.由JK触发器和D触发器构成的电路如图P4.12(a)所示,各输入端波形如图P4.12(b),当各个触发器的初态为0时,试画出Q0和Q1端的波形,并说明此电路的功能。
图P4.12
根据电路波形,它是一个单发脉冲发生器,A可以为随机信号,每一个A信号的下降沿后;
Q1端输出一个脉宽周期的脉冲。
13.时序电路如图P4.13(a)所示。
给定CP和A的波形如图P4.13(b)所示,画出Q1、Q2、Q3的波形,假设初始状态为0。
(a)
(b)
图P4.13
,,,
14.分析图P4.14示电路,要求:
(1)写出JK触发器的状态方程;
(2)用X、Y、Qn作变量,写出P和Qn+1的函数表达式;
(3)列出真值表,说明电路完成何种逻辑功能。
P4.14
(1)
X
Y
P
(3)串行加法器
15.试分析如图P4.15同步时序逻辑电路,并写出分析过程。
图P4.15
(1)写出驱动方程
(2)写出状态方程
,,
(3)列出状态转换真值表
(4)画出状态转换图
(5)自启动校验,能够自启动
(6)结论:
具有自启动能力的同步五进制加法计数器。
16.同步时序电路如图P4.16所示。
(1)试分析图中虚线框电路,画出Q0、Q1、Q2波形,并说明虚线框内电路的逻辑功能。
(2)若把电路中的Y输出和置零端连接在一起,试说明当X0X1X2为110时,整个电路的逻辑功能。
图P4.16
(1)写出每级触发器的状态方程
分析后,其状态转换图为:
所以波形图为:
电路是一个同步五进制可以自启动的加法计数器
(2),
当X1X2X3=110时,
,
当Q2Q1Q0出现011状态时,使计数器的状态清0,故此种情况下,整个电路功能为一个三进制加法计数器。
17.试用D触发器
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