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它们的大小标志着器件静态功耗的大小。
器件的最大功耗为PCCL=UCC·
ICCL。
ICCL和ICCH测试电路如图1-2(a)、(b)所示。
(2)低电平输入电流IiL和高电平输入电流IiH。
在多级门电路中,IiL相当于前级门输出低电平时,后级向前级门灌入的电流,因此它关系到前级门的灌电流负载能力,即直接影响前级门电路带负载的个数。
在多级门电路中,IiH相当于前级门输出高电平时,前级门的拉电流负载,其大小关系到前级门的拉电流负载能力。
由于IiH较小,难以测量,一般免于测试。
IiL与IiH的测试电路如图1-2(c)、(d)所示。
图1-2TTL与非门静态参数测试电路图
(3)扇出系数N0
扇出系数N0是指门电路能驱动同类门的个数,它是衡量门电路负载能力的一个参数,门电路有两种不同性质的负载,即灌电流负载和拉电流负载,因此有两种扇出系数,即低电平扇出系数N0L和高电平扇出系数N0H。
通常IiH<IiL,则N0H>N0L,故常以N0L作为门的扇出系数。
N0L的测试电路如图1-3所示,调节RL使U0L=0.4V,此时的I0L就是允许灌入的最大负载电流,即
,通常N0L≥8
(4)电压传输特性
门的输出电压u0随输入电压ui而变化的曲线u0=f(ui)称为门的电压传输特性。
测试电路如图1-4所示,调节RW,逐点测得Ui及U0,然后绘成曲线。
图1-3扇出系数测试电路图1-4传输特性测试电路
(5)平均传输延迟时间tpd
tpd是衡量门电路开关速度的参数,它是指输出波形边沿的0.5Um至输入波形对应边沿0.5Um点的时间间隔,如图1-5所示。
(a)传输延迟特性(b)tpd的测试电路
图1-5传输延迟特性
图1-5(a)中的tpdL为导通延迟时间,tpdH为截止延迟时间,平均传输延迟时间为
(1-2)
tpd的测试电路如图1-5(b)所示,由于TTL门电路的延迟时间较小,直接测量时对信号发生器和示波器的性能要求较高,故实验采用测量由奇数个与非门组成的环形振荡器的振荡周期T来求得。
其工作原理是:
假设电路在接通电源后某一瞬间,电路中的A点为逻辑“1”,通过三级门的延迟后,使A点由原来的逻辑“1”变为逻辑“0”;
再经过三级门的延迟后,A点电平又重新回到逻辑“1”。
电路中其它各点电平也跟随变化。
说明使A点发生一个周期的振荡,必须经过6级门的延迟时间。
因此平均传输延迟时间为
(1-3)
TTL电路的tpd一般在10ns~40ns之间。
3、CMOS与非门的主要参数
CMOS与非门主要参数的定义及测试方法与TTL电路相仿,从略。
[实验过程]
1、74LS20主要参数的测试
(1)分别按图1-2、1-3、1-5(b)接线并进行测试,将测试结果记入表1-1中。
(2)按图1-4接线,调节电位器RW,使ui从0V向高电平变化,逐点测量ui和uo的对应值,记入表1-2中。
2、CMOS与非门CC4011参数测试(方法与TTL门电路相同)
(1)测试CC4011一个门的ICCL、ICCH、IiL、IiH。
(2)测试CC4011一个门的传输特性(一个输入端作信号输入,另一个输入端接逻辑高电平)。
(3)将CC4011的三个门串接成环形振荡器,用示波器观测输入、输出波形,并计算出tpd值。
[原始纪录]
表1-1
ICCL(mA)
ICCH(mA)
IiL(mA)
I0L(mA)
N0=IOL/IiL
Tpd=T/6(ns)
表1-2
Ui(V)
0.2
0.4
0.6
0.8
1.0
1.2
1.4
1.6
1.8
2.0
2.5
3.0
Uo(v)
3.5
4.0
4.5
5.0
[数据处理]
1、计算N0及Tpd。
2、画出实测的电压传输特性曲线。
[结果分析]
1、整理实验结果,并对结果进行分析。
[问题讨论]
1、TTL门电路和CMOS门电路闲置输入端的处理方法。
实验二集成逻辑门电路功能测试
1、熟悉数字电路实验箱中各种装置的使用方法。
2、掌握TTL型和CMOS型集成门电路的逻辑功能的测试方法。
4、74LS0074LS0274LS0474LS54CC4011CC4001。
1、集成逻辑门电路
本实验中所用集成门电路有与非门(集成块型号为74LS00,内含4个二输入端与非门)、或非门(集成块型号为74LS02,内含4个二输入端或非门)、非门(集成块型号为74LS04,内含6个非门)、与或非门(集成块型号为74LS54,内含1个十输入端的与或非门)。
(a)与非门(b)或非门(c)非门(d)与或非门
图2-1逻辑功能符号图
2、门电路的逻辑函数式:
与非门:
Y=———AB(二输入端)
或非门:
Y=————A+B(二输入端)
非门:
Y=——A
与或非门:
Y=———————AB+CD(四输入端)
异或门:
同或门:
1、测试与非门逻辑功能
选用型号为74LS00的集成块,A、B接电平开关,Y接电平显示器,数据填入表2-1。
2、测试或非门逻辑功能
选用型号为74LS02的集成块,A、B接电平开关,Y接电平显示器,数据填入表2-2。
3、测试非门(反相器)功能
选用型号为74LS04的集成块,A接电平开关,Y接电平显示器,数据填入表2-3。
4、与或非门功能测试
选用型号为74LS54的集成块,该集成块为四路2-3-3-3输入与或非门,如图2-2所示,A、B、I、J接电平开关,Y接电平显示器,C、D、E、F、G、H接地,数据填入表2-4。
图2-274LS54逻辑运算
5、异或门功能测试
选用型号为74LS00和74LS04的集成块,按图2-3接线,数据填入表2-5。
图2-3异或逻辑运算
6、同或门功能测试
选用型号为74LS00和74LS04的集成块,按图2-4接线,数据填入表2-6。
图2-4同或逻辑运算
表2-1
输入端
输出端
A
B
LED状态
Y
1
表2-2
表2-3
表2-4
3
4
5
9
10
11
2
12
13
表2-5
表2-6
1、根据几种集成门电路的相关测试结果,分析其逻辑功能。
1、整理实验数据,分析实验结果。
1、查阅附录部分关于TTL、CMOS型电路互连的注意事项。
实验三组合逻辑电路的分析与设计
1、掌握组合逻辑电路的分析方法。
2、掌握组合逻辑电路的设计与测试方法。
4、CC4011×
2(74LS00)CC4012×
3(74LS20)CC4030(74LS86)CC4081(74LS08)74LS54×
2(CC4085)CC4001(74LS02)
1、一位全加器
全加器的逻辑图及符号见图3-1,该电路接时选用74LS54、74LS86、74LS00集成块。
图3-1
其逻辑表达式为:
Sn=AnBnCn-1
Cn=(AnBn)Cn-1+AnBn
2、四位全加器
本实验中所使用的四位全加器型号为74LS283、其外引线排列图见附录部分。
74LS283是一个内部超前进位的高速四位二进制串行进位全加器。
它能接收两个四位二进制数(A4A3A2A1、B4B3B2B1)和更低位的进位输入(C0),对每一位产生二进制和(∑4∑3∑2∑1)输出,并产生从最高有效位(第4位)产生的进位输出(C4)。
74LS83的内部结构逻辑图如图3-2。
3、一位数码比较器
该电路可以用来比较两个一位二进制数的大小,电路如图3-3,选用74LS00、74LS02集成块。
图3-274LS283的内部结构逻辑图
图3-3
4、四位原码/反码转换器
图3-4四位原码/反码转换器
5、组合逻辑电路设计
(1)组合逻辑电路设计基本流程:
设计要求→真值表→逻辑表达式(或卡诺图)→简化逻辑表达式→逻辑图→实验验证。
(2)组合逻辑电路设计举例
用“与非”门设计一个表决电路。
当四个输入端中有三个或四个为“1”时,输出端才为“1”。
设计步骤:
根据题意列出真值表如表3-1所示,再填入卡诺图表3-2中。
由卡诺图得出逻辑表达式,并演化成“与非”的形式:
Z=ABC+BCD+ACD+ABD
_________________________
=—————ABC·
—————BCD·
—————ACD·
—————ABC
根据逻辑表达式画出用“与非门”构成逻辑电路如图3-5所示。
表3-1
C
D
Z
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