QuartusII使用教程完整实例Word格式.docx
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QuartusII使用教程完整实例Word格式.docx
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任务管理窗口
信息栏
工作区
资源管理窗口
●快捷工具栏:
提供设置〔setting〕,编译〔pile〕等快捷方式,方便用户使用,用户也可以在菜单栏的下拉菜单找到相应的选项。
●菜单栏:
软件所有功能的控制选项都可以在其下拉菜单中找到。
●信息栏:
编译或者综合整个过程的详细信息显示窗口,包括编译通过信息和报错信息。
所建工程的保存路径
第二步:
新建工程〔file>
newProjectWizard〕
1工程名称:
顶层模块名〔芯片级设计为实体名〕,要求与工程名称一样
如果有已经存在的文件就在该过程中添加,软件将直接将用户所添加的文件添加到工程中。
工程名称
2添加已有文件〔没有已有文件的直接跳过next〕
3选择芯片型号〔我们选择MAX3000A系列下的EPM3256AQC208-10芯片〕
(注:
如果不下载到开发板上进展测试,这一步可以不用设置)
选择芯片
快速搜索所需的芯片
所选的芯片的系列型号
4选择仿真,综合工具〔第一次实验全部利用quartus做,三项都选None,然后next〕
选择时序分析仪
选择第三方仿真工具,如果使用Quartus内部仿真工具如此选择none
选择第三方综合工具,如果使用Quartus内部综合工具如此选择none
5工程建立完成〔点finish〕
工程建立完成,该窗口显示所建立工程所有的芯片,其他第三方EDA工具选择情况,以与模块名等等信息。
第三步:
添加文件〔file>
new>
VHDLfile〕,新建完成之后要先保存。
我们选择VerilogHDLFile设计文件格式既选择Verilog文本输入形式
第四步:
编写程序
以实现一个与门和或门为例,Verilog描述源文件如下:
moduletest(a,b,out1,out2);
inputa,b;
Outputout1,out2;
assignout1=a&
b;
assignout2=a|b;
endmodule
然后保存源文件;
第五步:
检查语法〔点击工具栏的这个按钮
〔startAnalysis&
synthesis〕〕
语法检查成功,没有error级别以上的错误
该窗口显示了语法检查后的详细信息,包括所使用的io口资源的多少等内容,相应的英文名大家可以自己查阅
点击确定完成语法检查
第六步:
〔锁定引脚,点击工具栏的
〔pinplanner〕〕
如果不下载到开发板上进展测试,引脚可以不用分配)
顶层某块的输入输出口与物理的芯片端口想对应
各个端口的输入输出类型
双击location为您的输入输出配置引脚。
选择为使用端口选项卡
第七步:
整体编译〔工具栏的按钮
〔startplilation〕〕
该窗口给出综合后代码的资源使用情况既芯片型号等等信息。
第八步:
功能仿真〔直接利用quratus进展功能仿真〕
1将仿真类型设置为功能仿真〔Assignments>
setting>
SimulatorSettings>
下拉>
Function〕
Functional表示功能仿真,既不包括时序信息,timinng表示时序仿真。
参加线与存放器的延时信息
2建立一个波形文件:
〔new>
VectorWaveformFile〕
添加波形文件作为信号输出文件,以便观察信号的输出情况
然后导入引脚〔双击Name下面空白区域>
NodeFinder>
list>
点击
〕:
点击产生端口列表
点击如如下图添加信号
双击弹出右边的对话框
接下来设置激励信号〔单击
>
选择
Timing>
Multipliedby1〕
我们自定义的输入信号
设置输入信号周期
设置仿真的开始与完毕时间
设置b信号源的时候类同设置a信号源,最后一步改为Multipliedby2
然后要先生成仿真需要的网表〔工具栏processing>
GenerateFunctionalSimulationNetlist〕
接下来开始仿真〔仿真前要将波形文件保存,点击工具栏
开始仿真〕:
由a,b两个信号经过我们设计的模块产生的结果
观察波形,刚好符合我们的逻辑。
功能仿真通过。
第九步:
下载〔点击
〔Programmer〕,再点击HardwareSetup配置下载电缆,单击弹出窗口的“AddHardware〞按钮,选择并口下载ByteBlasterMVorByteBlasterMVⅡ,单击“Close〞按钮完成设置。
CPLD器件生成的下载文件后缀名为.pof,点击如下图所示方框,选中下载文件,然后直接点击start按钮开始下载〕
点击该按钮开始下载
下载进度条
下载是该选项必须打勾
完!
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