实验一一位二进制全加器设计实验综述Word格式文档下载.docx

实验一一位二进制全加器设计实验综述Word格式文档下载.docx

《实验一一位二进制全加器设计实验综述Word格式文档下载.docx》由会员分享，可在线阅读，更多相关《实验一一位二进制全加器设计实验综述Word格式文档下载.docx（14页珍藏版）》请在冰豆网上搜索。

而一个1位半加器可由基本门电路组成。

（1）半加器设计原理

能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。

或：

只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。

图1为半加器原理图。

其中：

a、b分别为被加数与加数，作为电路的输入端；

so为两数相加产生的本位和，它和两数相加产生的向高位的进位co一起作为电路的输出。

半加器的真值表为

表1半加器真值表

a

b

so

co

1

由真值表可分别写出和数so，进位数co的逻辑函数表达式为：

（1）

（2）

图1半加器原理图

（2）全加器设计原理

除本位两个数相加外，还要加上从低位来的进位数，称为全加器。

图2全加器原理图。

全加器的真值表如下：

表2全加器真值表

c

co

其中a为加数，b为加数，c为低位向本位的进位，co为本位向高位的进位，so为本位和。

图2.全加器原理图

四．实现方法一：

原理图输入法设计（自己独立完成）

1.建立文件夹

建立自己的文件夹（目录），如c:

\myeda，进入Windows操作系统

●QuartusII不能识别中文，文件及文件夹名不能用中文。

2.原理图设计输入

打开QuartusII，选菜单File→New，选择“DeviceDesignFile->

BlockDiagram->

SchematicFile”项。

点击“OK”,在主界面中将打开“BlockEditor”窗口。

（1）放置元件

在原理图编辑窗中的任何一个空白处双击鼠标左键或单击右键,跳出一个选择窗，选择此窗中的EnterSymbol项输入元件，出现元件选择窗口。

元件选择窗口窗口中SymbolLibraries:

的路径c:

\Quartus2\max2lib\prim下为基本逻辑元件库，双击之，在SymbolFiles:

下出现prim中的所有元件，选中你需要的元件（如：

二与门，即and2）；

或者在SymbolName:

中直接输入元件名称（and2），单击OK键。

你需要的元件（and2）会出现在原理图编辑窗中。

为了设计半加器，分别调入元件and2、not、xnor、input和output。

●如果安放相同元件，只要按住CTRL键，同时用鼠标拖动该元件。

（2）添加连线

把鼠标移到引脚附近,则鼠标光标自动由箭头变位十字,按住鼠标左键拖动,即可画出连线。

然后用鼠标分别在input和output的PIN-NAME上双击使其变黑色，再用键盘分别输入各引脚名：

ain、bin、co和so。

（3）.保存原理图

单击File→Saveas…按扭,出现对话框,选择自己的目录（如c:

\myeda）、合适名称保存刚才输入的原理图，原理图的扩展名为.bdf,本实验取名gate.bdf。

如图3所示。

图3一位半加器图

（4）设置工程文件（Project）

方法1选择FileProjectSetProjecttoCurrentFile，即将当前的设计文件设置成工程。

方法2如果设计文件未打开，选FileProjectName，然后在跳出的ProjectName窗中找到c:

\myeda目录，在其File小窗口中双击gate.bdf文件。

●选择此项后可以看到窗口左上角显示出所设文件路径的变化。

3.选择目标器件

单击Assign→Device，跳出Device窗口，此窗口的DeviceFamily是器件序列栏，首先在此栏中选定目标器件对应的序列名，如EPM7128S对应的是MAX7000S系列；

EPF10K10对应的是FLEX10K系列等。

根据实际情况完成器件选择后（本实验为Cyclone||系列的EP2C35F672C8），按OK键。

●应将此栏下方标有ShowonlyFastestSpeedGrades的勾消去，以便显示出所有速度级别的器件。

4.编译（Compiler）

单击QuartusII→Compiler，跳出Compiler窗口，此编译器的功能包括网表文件的提取、设计文件的排错、逻辑综合、逻辑分配、适配（结构综合）、时序仿真文件提取和编程下载文件装配等。

单击Start，开始编译！

如果发现有错，排除错误后再次编译。

5.包装元件入库。

编译通过后，单击File→CreateDefaultSymbol,当前文件变成了一个包装好的自己的单一元件（半加器：

gate），并被放置在工程路径指定的目录中以备后用。

6.用两个半加器及一个或门连接而成一位全加器

我们将上述1~5步的工作看成是完成了的一个底层元件，并被包装入库。

利用已做好的半加器gate，完成原理图输入、连线、引脚命名、器件选择、保存、项目设置、编译等过程，完成顶层项目全加器的设计。

如图4所示。

图4全加器的设计图

●半加器元件gate的调用与库元件的调用方法一样。

●以文件名aaa.bdf存在同一目录（c:

\myeda）中。

以下步骤同方法二：

7.仿真，测试项目的正确性

8.观察分析波形

9.时序分析

五．VHDL文本输入法设计

1.试验程序（程序来源：

自己独立编写）

--全加器设计的文本输入法设计程序

--设计人：

邓小娇

--2012年9月26日

--1位二进制全加器顶层设计描述

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYaaaIS

PORT（ain,bin,cin:

INSTD_LOGIC;

--输入信号ain为加数，bin为加数，cin为低位向本位的进位

cout,sum:

OUTSTD_LOGIC）;

--输出信号：

co为本位向高位的进位，--so为本位和

ENDENTITYaaa;

--半加器描述：

真值表描述方法

ENTITYgateIS

PORT（a,b:

--a为加数，b也为加数

co,so:

--co为本位向高位进位，so为本位和

ENDENTITYgate;

ARCHITECTUREART4OFgateIS

SIGNALabc:

STD_LOGIC_VECTOR（1DOWNTO0）;

--定义标准逻辑位矢量数据类型

BEGIN

abc<

=a&

b;

--a相并b，即a与b并置操作

PROCESS（abc）

CASEabcIS--类似于真值表的CASE语句

WHEN"

00"

=>

so<

='

0'

;

co<

01"

1'

10"

11"

WHENOTHERS=>

NULL;

ENDCASE;

ENDPROCESS;

ENDARCHITECTUREART4;

--或门逻辑描述

ENTITYor2aIS

--a.b都为或门的输入

c:

--c为或门的输出

ENDENTITYor2a;

ARCHITECTUREoneOFor2aIS

BEGIN

c<

=aORb;

ENDARCHITECTUREone;

ARCHITECTUREfd1OFaaaIS

COMPONENTgate--调用半加器声明语句

ENDCOMPONENT;

COMPONENTor2a

SIGNALd,e,f:

STD_LOGIC;

--定义3个信号作为内部的连接线。

u1:

gatePORTMAP（a=>

ain,b=>

bin,co=>

d,so=>

e）;

--例化语句，=>

表示信号连接

u2:

e,b=>

cin,co=>

f,so=>

sum）;

u3:

or2aPORTMAP（a=>

d,b=>

f,c=>

cout）;

ENDARCHITECTUREfd1;

2.程序说明

对于对数综合器来说,程序所列的全部程序可以同时输入相应的EDA软件进行编译，也能以单独的元件模块分别进行编辑、文件存档、编译和综合。

程序中共有3个独立的VHDL设计模块即2个元件模块和一个顶层设计模块aaa存档的文件名最好与对应的VHDL程序的实体一致如可分别将它们取名为or2a.vhdgate.vhd和aaa.vhd。

程序的解析如下：

（1）作为文件说明部分由双横线“--”引导了一段注释语句在VHDL程序的任何一行中双横线“--”后的文字都不参加编译和综合

（2）实体or2a语句段定义了或门or2a的引脚信号ab（输入）和c（输出）其结构体语句段描述了输入与输出信号间的逻辑关系，即将输入信号ab相或后传给输出信号端c。

由此实体和结构体描述了一个完整的或门元件，这一描述可以进行独立编译、独立综合与存档，或被其它的电路系统所调用。

（3）实体gate和结构体ART4描述了一个如图1所示的半加器,由其结构体的描述可以看到，它是由一个与非门、一个非门、一个或门和一个与门连接而成的，其逻辑关系来自于半加器真值表（表1）。

（4）在全加器接口逻辑即顶层文件的VHDL描述中，根据图1右侧的1位二进

全加器aaa的原理图，其实体定义了引脚的端口信号属性和数据类型。

其中，ain和bin分别为两个输入的相加位，cin为低位进位输入，cout为进位输出，sum为1位和输出。

结构体fd1的功能是利用COMPONENT和COMPONENT例化语句将上面由两个实体or2a和gate描述的独立器件，按照图1全加器内部逻辑原理图中的接线方式连接起来。

（5）在结构体fd1中，COMPONE