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BLANK和SYNC都是在CLOCK的上升沿被锁存的。
图-2是ADV7123的功能原理图:
图-2
图-3是它的引脚图:
图-3
引脚功能描述:
G0-G9,B0-B9,R0-R9:
像素数据输入端口,上升沿来临锁存数据;
BLANK:
复合空白信号控制输入;
CLOCK:
65MHz时钟输入端口;
IOB,IOG,IOR:
像素实时输出端口;
SYNC:
复合同步控制输入。
图-4是ADV7123的时序图:
图-4
开发板与显示器的端口连接:
连接头如图-5所示,15个管脚里面5个是最重要的,他们包括三个基本红、绿、蓝三条基本色彩线和水平与垂直两条控制线,有这5条控制线,我们可以在屏幕上显示多种颜色,在开发板上,红、绿、蓝三条基本色彩每条都由10条输入线控制,课设中用到其中8条,可以实现显示真彩色BMP图像
图-5
图-6是原理图:
图-6
2.同步时序的实现
2.1VGA时序原理
我们常把要显示的数据如图像处理结果存放到存储器里,如果要把显示存储器里的图像在VGA接口显示器显示,大多情况下,扫描时序是需要我们构造的。
以1024@768,59.94Hz(60Hz)为例。
VGA工业标准规定,如图2,每场信号对应806个行周期,其中768行为图像显示行,每场有场同步信号,该脉冲宽度为6个行周期的负脉冲;
每显示行包括1344点时钟,其中1024点为有效显示区,每行有一个行同步信号负脉冲,该脉冲宽度为136个点时钟。
这样我们可以知道,行频为1344@59.94Hz即80559Hz,需要的点时钟频率为:
806@1344@59.94Hz约65MHz。
图7、8行场同步信号时序图
图-7
图-8
同步信号,如场同步、行同步、符合同步信号可以在FPGA里构建。
选取65MHz的晶振作为点时钟CLOCK输入,将CLOCK输入到模等于1344的像素脉冲计数器中,当像素脉冲计数在0到136脉冲间输出低电平,其它输出高电平,以此作为行同步信号Hsys;
然后以vga_hs行节拍为单位进行计数,当计到0到6时输出低电平,其它输出高电平,当计了806个行同步信号时,计数器清0,以此作为场同步信号vga_vs。
根据图-9,可以控制在屏幕上显示不同的图形,要注意行消隐和场消隐时间。
图-9
其中行时序和场时序都要产生同步脉冲(synca)、显示后沿(backporchb)、显示时序段(displayintervalc)和显示前沿4个部分,各部分所占的时间如上图所示。
2.2软件实现
(1)产生hs行同步脉冲,宽度136pix;
if(hcnt[10:
8]==3'
d0&
&
(hcnt[7]==1'
b0||hcnt[7:
4]==4'
d0))//--0~135
begin
vga_hs<
=1'
b0;
end
else
b1;
(2)产生vs场同步脉冲,宽度6个vgahs宽度;
if(vcnt[9:
3]==7'
vcnt[2:
1]!
=2'
b11)//--0~5
vga_vs<
end
3.总体设计
总体设计一共包含4个模块,包含2个分频模块,1个计数模块,1个控制显示模块,具体设计如下:
(1)由于系统时钟为50MHz,但是要65MHz的输入时钟,可以通过锁相环,比例为13/10,具体方法:
Tools->
MagaWizardPlug-InManager->
Createanewcustommegafuctionvariation->
ALTPLL->
VerilogHDL
另外还要设计一个50M分频来控制每幅画面显示的时间,代码如下:
modulediv50M(
clkin,
clkout
);
inputclkin;
outputclkout;
regclkout;
reg[25:
0]cnttemp;
always@(posedgeclkin)
begin
if(cnttemp==49999999)
cnttemp<
begin
if(cnttemp==25000000)
clkout<
cnttemp<
=cnttemp+1'
end
(2)计数模块长度为3位,从000到111一共8种情况。
连接50M分频,计数器左边接50M分频,每当上升沿来临时,计数器加1,通过输出值得不同展现不同画面。
(3)控制模块包括时序的控制以及同步、显示的时间的设计,同时为了得到不同的颜色,根据不同颜色相加可以配成第三种颜色,下图为配色方案,具体可以通过程序来实现,因为分别采用的是8位来表示三基色,每一种三基色都有1到255种情况,因此可以配出多种颜色,图-10为配色方案:
图-10
设计好这四个模块,画出原理图-11:
图-11
4.程序调试
将画好的原理图分配好引脚,进行编译,以下是我在调试中遇到的问题,以及解决方法。
(1)刚开始会出现很多语法错误的问题,这需要认真检查源程序,比如有些地方一句话结束,没有加分号,还有的符号用的中文符号,也会出编译错误;
有的地方如一个if必须对应一个else,一个begin对应一个end,这些基本的错误要认真检查。
(2)行同步与场同步的时间要严格控制,如果控制不当有可能会损坏显示器,这个要根据图-9,找到1024*768@60的相应时序设计。
(3)关于计数参数vga_en的case语句,一个要注意语法问题,另外就是通过case语句控制显示不同画面,如显示横条或是竖条怎么设计,要明白这个语句的作用是控制显示的位置。
这里要注意的是通过hcnt和vcnt控制显示那些行和哪些列,只要该行不显示,则不管它对应的列是显示还是不显示,该行都不显示。
(4)关于行像素点计数参数hpixcnt的case语句,hpixcnt是一个位宽为10位的矢量,当取最高位为0时在行像素点0到512显示一种颜色,取1时在行像素点513到1024可以显示另一种颜色,当取高两位时有四种选择,高三位则有8中颜色选择。
显示的部分图像如下:
5.课设总结
经过两周的课设,使我对FPGA有了更深刻的理解,从选择课题,到着手设计以及出现效果,这过程中需要不断改进,不断获取信息,深刻理解其工作原理,才能找到实现的方法。
刚开始,对视频显示没有多少了解,通过看芯片资料,网上查阅论文资料,才慢慢对其有一定了解,然后是研究其显示原理,以及时序的相关问题。
由于对verilog语言不是很了解,还需要了解其基本语法,掌握基本的分频、计数模块的设计方法。
但是这些还不够,最最重要的的是控制模块,这个过程我借鉴了一些其它资源,研究它的原理、作用。
然后通过不断地调试得到自己想要的效果。
在调试的过程中,首先就是要小心,避免一些基本语法的错误,然后就是要根据时序的关系,控制显示输出,不仅要考虑到显示的的位置,显示的色彩,还要控制显示的时间等问题。
在今后的学习中,要谨慎治学,多思考,多翻阅书籍。
遇到不懂的问题应该多渠道查找信息,平时多练习,培养研究能力,只有这样才能在今后的学习中不断进步。
这次课程设计也是汲取经验的过程,通过不断积累经验,才能更好地解决问题。
6.主要程序清单
`timescale1ns/1ps
modulevga_top(
clk65M,//输入时钟
rstn,//复位
vga_en,//0到7计数,显示8帧不同画面
vga_hs,//行同步信号
vga_vs,//场同步信号
vga_r,
vga_g,
vga_b,
vga_blk,//复合空白信号
vga_syn,//复合同步信号控制输出
vga_clk//输出时钟
inputclk65M;
inputrstn;
input[2:
0]vga_en;
outputvga_hs;
outputvga_vs;
output[7:
0]vga_r;
//要显示真彩色BMP图像,r,g,b三个分量各需要8位
0]vga_g;
0]vga_b;
outputvga_blk;
outputvga_syn;
outputvga_clk;
regvga_hs;
//声明一个标量寄存器型变量
regvga_vs;
reg[7:
0]vga_r;
//声明一个8位的矢量寄存器变量
0]vga_g;
0]vga_b;
wirevga_blk;
wirevga_syn;
wirevga_clk;
reg[10:
0]hcnt;
//声明一个11位的矢量寄存器变量,行的像素点计数
reg[9:
0]vcnt;
//行计数
regvgahs1;
reghdisply;
//控制行各点的显示
regvdisply;
//控制行的显示
regf
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