数字电子技术第4章1组合逻辑电路加法器(43)PPT推荐.ppt
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数字电子技术第4章1组合逻辑电路加法器(43)PPT推荐.ppt
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,6,最简与或表达式,3,真值表,3,4,电路的逻辑功能,当输入A、B、C中有2个或3个为1时,输出Y为1,否则输出Y为0。
所以这个电路实际上是一种3人表决用的组合电路:
只要有2票或3票同意,表决就通过。
4,7,逻辑图,逻辑表达式,例2:
最简与或表达式,8,真值表,用与非门实现,电路的逻辑功能,Y与C无关,9,与分析的过程相反,是根据功能设计电路。
设计步骤:
(1)按文字描述的逻辑命题写出真值表。
先分析设计要求,设置输入、输出变量,设定逻辑状态1和0的含义,然后再按逻辑功能的要求列出真值表。
(3)根据化简结果和选定的门电路,画出逻辑电路。
(2)进行函数化简,化简形式应依据选择什么门而定。
4.3组合电路的设计,10,逻辑问题,逻辑真值表,逻辑表达式,化简并根据提供的器件变换表达式,逻辑电路图,组合逻辑电路设计步骤,组合逻辑电路设计的步骤,11,真值表,电路功能描述,设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯,使之在上楼前,用楼下开关打开电灯,上楼后,用楼上开关关灭电灯;
或者在下楼前,用楼上开关打开电灯,下楼后,用楼下开关关灭电灯。
设楼上开关为A,楼下开关为B,灯泡为Y。
并设A、B闭合时为1,断开时为0;
灯亮时Y为1,灯灭时Y为0。
根据逻辑要求列出真值表。
1,穷举法,1,例1:
12,2,逻辑表达式或卡诺图,最简与或表达式,化简,3,2,已为最简与或表达式,4,逻辑变换,5,逻辑电路图,用与非门实现,用异或门实现,13,真值表,电路功能描述,用与非门设计一个举重裁判表决电路。
设举重比赛有3个裁判,一个主裁判和两个副裁判。
杠铃完全举上的裁决由每一个裁判按一下自己面前的按钮来确定。
只有当两个或两个以上裁判判明成功,并且其中有一个为主裁判时,表明成功的灯才亮。
设主裁判为变量A,副裁判分别为B和C;
表示成功与否的灯为Y,根据逻辑要求列出真值表。
1,穷举法,1,2,2,逻辑表达式,例2:
14,3,卡诺图,最简与或表达式,化简,4,5,逻辑变换,6,逻辑电路图,3,化简,4,1,1,1,Y=,AB,+AC,5,6,用与非门,15,例3,三个班的学生上晚自习,大教室可容纳两个班的学生,小教室可容纳一个班的学生。
设计两个教室是否开灯的逻辑电路,要求如下:
(1)一个班学生上自习,开小教室的灯;
(2)两个班学生上自习,开大教室的灯;
(3)三个班学生上自习,两个教室的灯都开。
解:
(1)逻辑抽象。
定义逻辑变量及其取值:
设A、B、C分别表示三个班学生是否上自习。
用“1”表示上自习;
用“0”表示上不自习。
用F、G分别表示大、小教室是否开灯。
用“1”表示开灯;
用“0”表示关灯。
16,
(2)列出真值表,定义的逻辑变量及其取值:
A、B、C分别表示三个班学生是否上自习。
17,(3)由真值表画出卡诺图,并化简,得逻辑函数最简与或式,由F的卡诺图得:
F=AB+BC+AC,18,由G的卡诺图可得:
19,(4)画出逻辑电路图,F=AB+BC+AC,20,用与非门实现,21,主要有:
半加器、全加器、译码器、编码器、多路选择器、多路分配器、数据比较器、奇偶检验电路等。
常用中规模组合逻辑部件,22,能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。
加数,本位的和,向高位的进位,注意:
实验二的内容(半加器全加器),1、半加器,23,能对两个1位二进制数进行相加并考虑低位来的进位,即相当于3个1位二进制数相加,求得和及进位的逻辑电路称为全加器。
Ai、Bi:
加数,Ci-1:
低位来的进位,Si:
本位的和,Ci:
向高位的进位。
2、全加器,24,全加器的逻辑图和逻辑符号,25,用与门和或门实现,26,再取反,得:
用与或非门实现,27,预习实验,28,4.4.1多位二进制数加法器,集成全加器就是一块芯片上含有多个独立的全加器。
它除了可用作二进制数的加法运算外,还可以应用于其它方面。
如二进制的减法、乘法,BCD码的加、减及一些组合电路的设计等方面。
4.4集成全加器,29,构成:
把n位全加器串联起来,低位全加器的进位输出连接到相邻的高位全加器的进位输入。
特点:
进位信号是由低位向高位逐级传递的,速度不高。
1、串行进位加法器,30,为了提高运算速度,必须设法减小或消除由于进位信号逐级传递所耗费的时间。
现在的集成加法器,大多采用这种方法。
1位全加器真值表,首先分析一下1位全加器真值表。
有两种情况下会有进位Ci产生:
1)AiBi=1或,2)Ai+Bi=1且Ci-1=1,当i=1时,即最低位时,Ci-1=C0=0,C1=A1B1,与低位的进位无关。
即:
Ci=AiBi+(Ai+Bi)Ci-1,当i=2时,即次低位时,C2-1=C1=A1B1,C2=A2B2+(A2+B2)C1=A2B2+(A2+B2)A1B1仍与低位的进位无关。
结论:
全加器中,第i位的进位Ci能由A和B唯一确定,2、并行进位加法器(超前进位加法器),31,4位超前进位加法器递推公式,进位生成项,进位传递条件,进位表达式,和表达式,32,超前进位发生器,33,加法器的级连,集成二进制4位超前进位加法器,由于74LS283采用了超前进位,故10ns便可以产生进位输出信号。
但利用其级连扩展成八位的加法器时,片间仍然是串行进位,影响了运行速度。
于是生产了片间也采用超前进位的加法器74LS182。
纳秒10-9(皮秒10-12、飞秒10-15),1GHz的CPU的时钟周期,34,1、8421BCD码转换为余3码,4.4.2加法器的应用,课本P7-8结论:
8421码+0011=余3码,余3码,8421码,35,8421码+0011=余3码,8421BCD码转换为余3码,36,1、原码、反码和补码原码就是自然二进制码。
二进制中正数的原码、反码和补码都相同;
而负数的反码就是将原码中的各位取反,结论:
加补码可以完成减法运算,2、二进制并行加法/减法器,复习,补码就是反码加1,37,3、由全加器构成加、减法器,4FA(4为全加器),求补码电路,38,加法器进位条件,和数Si超过9的情况有两种:
1、和数S3S2S1S0在10101111(1015)的范围内。
并令m10m15=1。
2、和数S3S2S1S0大于10000(B)时,全加器的最高位C3=1,产生进位。
(只介绍一位8421BCD码加法器),遇到的问题:
如何使逢十六进一变成逢十进一。
十六进制,十进制,4.4.3二-十进制加法器,39,一位8421码加法器,加法器进位条件(与非门),加6,过9应为1,40,*景老师制作的一个将一位8421BCD码加法器改造成的魔术中奖机(有错就请帮着改正一下),客户在一个暗箱中摸两个8421二进制数的阄(一个做加数,另一个做被加数),然后由机器自动输到转换器中,查看中奖情况。
2数之和分布在018之间。
和9的中鼓励奖,10的中一等奖。
41,加法器进位条件,和数Si9的情况有两种:
关键问题:
使逢十六进一变成逢十进一,这样一等奖和特等奖就消失了。
十六进制,十进制,*,42,一位8421码加法器,加法器进位条件(与非门),加6,过9应为1,中奖率应该为16/18,但是通过这样变换以后,中奖率仍不变,而一等奖和特等奖就没有了。
*,43,小结,能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。
能对两个1位二进制数进行相加并考虑低位来的进位,即相当于3个1位二进制数的相加,求得和及进位的逻辑电路称为全加器。
实现多位二进制数相加的电路称为加法器。
按照进位方式的不同,加法器分为串行进位加法器和超前进位加法器两种。
串行进位加法器电路简单、但速度较慢,超前进位加法器速度较快、但电路复杂。
加法器除用来实现两个二进制数相加外,还可用来设计代码转换电路、二进制减法器和十进制加法器等。
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