组合逻辑电路(加法器)PPT格式课件下载.ppt
- 文档编号:13179260
- 上传时间:2022-10-07
- 格式:PPT
- 页数:13
- 大小:522.50KB
组合逻辑电路(加法器)PPT格式课件下载.ppt
《组合逻辑电路(加法器)PPT格式课件下载.ppt》由会员分享,可在线阅读,更多相关《组合逻辑电路(加法器)PPT格式课件下载.ppt(13页珍藏版)》请在冰豆网上搜索。
加法器,1、半加器,半加器和全加器,能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器.,加数,本位的和,向高位的进位,2、全加器,能对两个1位二进制数进行相加并考虑低位来的进位,即相当于3个1位二进制数相加,求得和及进位的逻辑电路称为全加器。
@#@,Ai、Bi:
@#@加数,Ci-1:
@#@低位来的进位,Si:
@#@本位的和,Ci:
@#@向高位的进位。
@#@,全加器的逻辑图和逻辑符号,用与门和或门实现,用与或非门实现,再取反,得:
@#@,实现多位二进制数相加的电路称为加法器。
@#@,1、串行进位加法器,加法器,构成:
@#@把n位全加器串联起来,低位全加器的进位输出连接到相邻的高位全加器的进位输入。
@#@,特点:
@#@进位信号是由低位向高位逐级传递的,速度不高。
@#@,2、并行进位加法器(超前进位加法器),进位生成项,进位传递条件,进位表达式,和表达式,4位超前进位加法器递推公式,超前进位发生器,加法器的级连,集成二进制4位超前进位加法器,加法器的应用,1、8421BCD码转换为余3码,BCD码+0011=余3码,2、二进制并行加法/减法器,3、二-十进制加法器,修正条件,
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- 组合 逻辑电路 加法器