广工EDA实验报告文档格式.docx
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一、实验目的
1、了解基于Verilog的基本门电路的设计及其验证。
2、熟悉利用EDA工具进行设计及仿真的流程。
3、学习针对实际门电路芯片
74HC00、74HC02、74HC04、74HC08、74HC32、74HC86进行VerilogHDL设计的方
法。
二、实验环境
Libero仿真软件。
三、实验内容
1、掌握Libero软件的使用方法。
2、进行针对74系列基本门电路的设计,并完成相应的仿真实验。
3、参考教材中相应章节的设计代码、测试平台代码(可自行编程),完成
74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相应的设计、综合及仿真。
4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86(任选一
个)的综合结果,以及相应的仿真结果。
四、实验结果和数据处理
1、所有模块及测试平台代码清单
//74HC00代码-与非
//74HC00.v
moduleHC00(A,B,Y);
input[4:
1]A,B;
output[4:
1]Y;
assignY=~(A&
B);
//与非
45
endmodule
//74HC00测试平台代码
//testbench.v
`timescale1ns/1nsmoduletestbench();
reg[4:
1]a,b;
wire[4:
1]y;
HC00u1(a,b,y);
initialbegin
a=4'
b0000;
b=4'
b0001;
#10b=b<
<
1;
#10b=b<
#10a=4'
b1111;
endendmodule
//74HC02代码-或非
//74HC02.v
moduleHC02(A,B,Y);
assignY=~(A|B);
//或非endmodule
//74HC02测试平台代码
`timescale1ns/1nsmoduletest02();
HC02u2(a,b,y);
b=4'
#10
//74HC04代码-非moduleHC04(A,Y);
input[6:
1]A;
output[6:
assignY=~A;
//非endmodule
//74HC04测试平台代码
`timescale1ns/1nsmoduletest04();
reg[6:
1]a;
wire[6:
HC04u4(a,y);
a=6'
b000001;
//74HC08代码-与
moduleHC08(A,B,Y);
input[4:
assignY=A&
B;
//与endmodule
//74HC08测试平台代码
`timescale1ns/1nsmoduletest08();
HC08u8(a,b,y);
//74HC32代码-或moduleHC32(A,B,Y);
assignY=A|B;
//或endmodule
//74HC32测试平台代码
`timescale1ns/1nsmoduletest32();
HC32u32(a,b,y);
initial
begin
//74HC86代码-异或moduleHC86(A,B,Y);
assignY=A&
(~B)|(~A&
//异或endmodule
//74HC86测试平台代码
`timescale1ns/1nsmoduletest86();
HC86u86(a,b,y);
end
2、第一次仿真结果(任选一个门,请注明,插入截图,下同)。
(将波形窗口背景设为白色,调整窗口至合适大小,使波形能完整显示,对窗口截图。
后面实验中的仿真使用相同方法处理)
3、综合结果(截图)。
(将相关窗口调至合适大小,使RTL图能完整显示,对窗口截图,后面实验中的综合使用相同方法处理)
4、第二次仿真结果(综合后)(截图)。
回答输出信号是否有延迟,延迟时间约为多少?
5、第三次仿真结果(布局布线后)(截图)。
分析是否有出现竞争冒险。
2、组合逻辑电路
1、了解基于Verilog的组合逻辑电路的设计及其验证。
3、学习针对实际组合逻辑电路芯片
74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511进行VerilogHDL设
计的方法。
2、进行针对74系列基本组合逻辑电路的设计,并完成相应的仿真实验。
74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511相应的设计、综合及
仿真。
4、74HC85测试平台的测试数据要求:
进行比较的A、B两数,分别为本人学号的末两位,如“89”,则A数为“1000”,B数为“1001”。
若两数相等,需考虑级联输入(级联输入的各种取值情况均需包括);
若两数不等,则需增加一对取值情况,验证
A、B相等时的比较结果。
5、74HC4511设计成扩展型的,即能显示数字0~9、字母a~f。
6、提交针对
74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511(任选一个)的综合
结果,以及相应的仿真结果。
//74HC85.v
moduleHC85(A3,A2,A1,A0,B3,B2,B1,B0,QAGB,QASB,QAEB,IAGB,IASB,IAEB);
inputA3,A2,A1,A0,B3,B2,B1,B0,IAGB,IASB,IAEB;
outputQAGB,QASB,QAEB;
regQAGB,QASB,QAEB;
wire[3:
0]DataA,DataB;
assignDataA={A3,A2,A1,A0};
assignDataB={B3,B2,B1,B0};
always@(DataAorDataB)begin
if(DataA>
DataB)begin
QAGB=1;
QASB=0;
QAEB=0;
elseif(DataA<
QAGB=0;
QASB=1;
elseif(IAGB&
!
IASB&
IAEB)begin
elseif(!
IAGB&
IAEB)beginQAGB=0;
elseif(IAEB)begin
QAEB=1;
IAEB)beginQAGB=1;
endend
`timescale1ns/10psmoduletestbench;
reg[3:
0]ina,inb;
wireAGEB;
HC85u1(ina,inb,AGEB);
initial
beginina=0;
repeat(20)
#20ina=$random;
#20$finish;
end
initialbegininb=0;
repeat(10)
#40inb=$random;
//74HC138.v
moduleHC138(A,En,Y);
input[2:
0]A;
input[3:
1]En;
output[7:
0]Y;
reg[7:
wire[2:
integerI;
always@(AorEn)begi
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