四川大学最新EDA期末复习题.docx
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四川大学最新EDA期末复习题
EDA期末复习题
一、单选题
1、下面即是并行语句又是串行语句的是()
A.变量赋值B.信号赋值C.PROCESS语句D.WHEN…ELSE语句
2、下列EDA软件中,哪一个不具有逻辑综合功能()
A. Max+PlusIIB. ModelSimC. QuartusIID. Synplify
3、在Quartus9.0中锁定引脚的操作是()
A.Assignments→>PinsB.Assignments→>Settings
C.Assignments→>DeviceD.Processing→>Pins
4、将STD_LOGIC_VECTOR类型转换成INTEGER类型的语句是()
A.CONV_STD_LOGIC_VECTOR()B.CONV_INTEGER()
C.CONVERT_STD_LOGIC_VECTOR()D.CONVERT_INTEGER()
5、该程序实现的功能是()
A.s=abc+ac+bcB.s=abc+ac+bc
C.s=abc+ac+bcD.s=ac+bc
6、以下哪个文件扩展名是仿真波形的文件扩展名?
A、vhdB、vwfC、bdfD、sof
7、以下哪种定义代表向量定义?
A、aINSTD_LOGICB、aOUTSTD_LOGIC_VECTOR(3DOWNTO0)
C、aOUTINTEGERRANGE0to300D、aBUFFERBOOLEAN
8、VHDL相对于HDL的特殊优势在于?
A、以行为描述见长B、支持自上而下的TDD设计
C、支持结构描述D、具备了从比较抽象到比较具体的多个层面上对电子
实体进行混合描述的能力
9、下列不属于VHDL基本程序结构是?
A、CONFIGURATION定义区B、ARCHITECTURE定义区
C、USE定义区 D、ENTITY定义区
10、下列哪个语句求逻辑量a与逻辑量b的异或结果?
A、yand<=aXORbB、yand<=aNORb
C、yand:
=aXORb D、yand:
=aNORb
11、以下哪一种可编程逻辑器件是基于“查找表”的
A、PROMBB、CPLD
C、FPGAD、GAL
12、以下哪一项不属于CPLD器件中至少包含的三种结构
A、可编程逻辑宏单元B、可编程I/O单元
C、可编程内部连线D、可编程寄存器
13、以下哪一种可编程逻辑器件的结构为与阵列固定、或阵列可编程
A、PLAB、PROM
C、PALD、GAL
14、FPGA的主要构成部分中不包括以下哪一项
A、逻辑阵列B、B、输出逻辑宏单元(OLMC)
C、嵌入式阵列D、输入输出单元(IOE)
15、在PROTRL99SE中,电路原理图文件的扩展名是
A、.schB、.net
C、.ercD、.pcb
16、以下哪个程序包是数字系统设计中最重要最常用的程序包
A、STD_LOGIC_ARITH B、STD_LOGIC_1164
C、STD_LOGIC_UNSIGNED D、STD_LOGIC_SIGNED
17、下列语句中,属于并行语句的是
A、进程语句 B、IF语句
C、CASE语句D、FOR语句
18、进程中的变量赋值语句,其变量更新是
A、立即完成 B、按顺序完成
C、在进程的最后完成D、都不对
19、下列标识符中,是不合法的标识符。
A、State0
B、9moon
C、Not_Ack_0
D、signall
20、1987标准的VHDL语言对大小写是
A、敏感的 B、只能用小写
C、只能用大写 D、不敏感
21、在EDA工具中,能完成在目标系统器件上布局布线软件称为
A、仿真器 B、综合器 C、适配器 D、下载
22、在VHDL中,用语句( )表示clock的下降沿。
A、clock’EVENT
B、clock’EVENT AND clock=’1’
C、clock=’0’
D、clock’EVENT AND clock=’0’
23、下列语句中,不属于并行语句的是
A、进程语句 B、CASE语句
C、元件例化语句D、WHEN„ELSE„语句
24、下列标识符中,是不合法的标识符。
A、PP0 B、END
C、Not_Ack D、sig
25、下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程
A、原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试
B、原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试
C、原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试
D、原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试
26、VHDL语言中,以下哪一项定义不正确
A、CONSTANTSIZE:
INTERGER;
B、SIGNALtemp:
STD_LOGIC;
C、SIGNALs0,s1,s2:
STD_LOGIC;
D、VARIABLEv:
STD_LOGIC_VECTOR(3DOWNTO0);
27、以下哪一项不属于VHDL中的数据类型
A、CONSTANTB、STD_LOGIC
C、BOOLEAND、INTEGER
28、以下哪一项不属于VHDL程序必须包含的结构
A、库使用说明B、结构体说明
C、实体说明D、配置说明
29、在电路仿真软件中,可以人为设置器件的隐含故障,以下哪一项是不能人为设置的
A、开路B、电磁干扰
C、短路D、漏电
二、填空题
1、QuartusII软件是______公司推出的新一代CPLD/FPGA开发软件。
2、VHDL语言中,对变量赋值使用“_____”操作符,对信号赋值使用“_____”操作符。
3、CPLD器件中至少包含了三种结构:
可编程逻辑宏单元,可编程I/O单元,可编程内部连线。
4、常见的可编程元件中,非易失性元件为______和______,易失性元件为______。
5、以_____为后缀名的图形设计文件往往用于工程的顶层文件,而其最基本的底层语言描述文件的后缀名则为_____。
6、可编程逻辑器件从PROM、PLA、________、_______、EPLD到CPLD和FPGA的过程。
7、VHDL数据类型包括:
_________________、_______________、布尔类型、整数类型。
8、CPLD内部结构由宏单元组成的逻辑阵列快(LAB)、________________、________________。
9、Protel99SE的功能模块包括电路原理图(Schematic)设计、_______________、_________________、可编程逻辑器件(PLD)设计、电路仿真(AdvSim)等。
10、基于EDA软件的FPGA/CPLD设计流程:
原理图/HDL文本输入→___________→综合→适配→____________→硬件测试。
三、名词解释
1、GAL2、FPGA3、VHDL
4、乘积项5、VHDL6、阻焊
7、敏感表8、过孔9、频率分辨率
四、简答题
1、ROM与RAM之间的差别?
2、结构体的作用是什么?
3、实体端口IN/OUT与BUFFER的不同之处?
4、CPLD和FPGA各有什么特点?
5、试讨论PROM、PLA、PAL、CPLD这四种PLD器件其与或阵列结构哪一部分是可以由用户编程决定的?
6、请解释EPM7128SLC84—15中7、S、LC、128、84、15所分别代表的含义。
7、请画出使用Protel99SE进行印刷电路板设计的流程。
8、CPLD与FPGA在使用上各有什么特点?
9、简述用SystemView进行系统仿真的大致步骤。
10、数据类型STD_LOGIC的定义如下所示:
TYPESTD_LOGICIS(‘U’,‘X’,‘0’,‘1’,‘Z’,‘W’,‘L’,‘H’,‘-’);
请在括号中任选5个解释其值的含义。
(例如:
‘U’——未初始化的)
11、VHDL语言中的信号与变量使用时有哪些主要区别?
12、在EWB中,什么是最坏情况分析?
请举出最坏情况分析的排序函数中的任意2个。
13、解释在电路系统仿真分析中,什么是蒙特卡罗分析以及使用蒙特卡罗分析的意义。
14、在PROTRL99SE中,如果在调用某个元器件时,屏幕提示该元器件不存在,可能的原因是什么?
应如何解决?
15、试描述进行一下电子琴设计的流程。
五、判断题
1、对于如下信号
SIGNALa:
STD_LOGIC;
SIGNALb:
STD_LOGIC;
SIGNALc:
STD_LOGIC_VECTOR(1DOWNTO0);
SIGNALd:
STD_LOGIC_VECTOR(3DOWNTO0);
SIGNALe:
STD_LOGIC_VECTOR(7DOWNTO0);
请判断下列并置运算的是否正确,若不正确请写出原因。
⑴c<=a&b⑵d<=a&c⑶e<=a&b&d
2、libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitytest1is
port(clk,ena:
instd_logic;
output:
outstd_logic);
endtest1;
architecturebehaoftest1is
begin
process(clk)
begin
ifena='1'then
ifclk'eventandclk='1'then
output<='1';
endif;
else
output<='0';
endif;
endprocess;
endbeha;
3、判断下面的程序编写是否正确,若不正确请写出原因。
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitytest1is
port(clk,ena:
instd_logic;
output:
outstd_logic);
endtest1;
architecturebehaoftest1is
begin
process(clk)
begin
ifclk'eventandclk='1'then
begin
ifclk'eventandclk='1'then
ifena='1'then
output<='1';
else
output<='0';
endif;
endprocess;
endbeha;
4、libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityent2is
port(clk,in1:
instd_logic;
output:
outintegerrange0to7);
endent2;
architecturebehaofent2is
begin
process(clk)
variablecounter:
integerrange0to7;
begin
ifclk'eventandclk='1'then
counter:
=counter+1;
endif;
endprocess;
process(in1,counter)
begin
ifin1='1'then
output<=counter;
else
output<=0;
endif;
endprocess;
endbeha;
六、错误分析题(根据错误提示,找出源代码中的错误并改正)
五、程序设计
1、图3是用EWB绘制的电路图,说出此电路的作用,并写出真值表。
图3EWB
2、请解释下列程序的作用
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityGAMEis
port(
D,loc:
instd_logic;
Q:
outstd_logic);
endGAME;
architecturebehavofGAMEis
begin
process(loc)
begin
Q<='0';
ifloc='1'then
Q<=D;
endif;
endprocess;
endbehav;
3、用VHDL设计一个4位全加器。
4、用VHDL语言描述一个3-8译码器。
其真值表如下:
表13-8译码器真值表
输入
输出
IN2
IN1
IN0
OUTPUT
0
0
0
10000000
0
0
1
01000000
0
1
0
00100000
0
1
1
00010000
1
0
0
00001000
1
0
1
00000100
1
1
0
00000010
1
1
1
00000001
八、综合设计题
1、用VHDL编程自行设计一款计数器芯片。
2、用1设计的芯片导出成元件使用,设计一个原理图,并说明其作用。
3、绘制仿真波形并分析仿真结果。
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