数字电路及逻辑设计期末模拟题及答案.docx
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数字电路及逻辑设计期末模拟题及答案
数字电路与逻辑设计期末模拟题
一、
选择题1、〔36.7〕10的8421BCD码为。
〔〕A、〔0110110.101〕8421BCDB、〔0011110.1110〕8421BCDC、〔00110110.0111〕8421BCDD、〔110110.111〕8421BCD2、与〔6B.2〕16相对应的二进制数为〔〕A、〔1101011.001〕2B、〔01101010.01〕2C〔11101011.01〕2D、〔01100111.01〕2
3、在A、余
BCD码中,属于有权码的编码是〔〕3码B、循环码C、格雷码
D、8421码
4、如图
1-1
所示门电路,按正逻辑体制,电路实现的逻辑式
F=〔〕
A、ABC
B、
A
BC
C、A+B+C
D、
A
BC
5、如果
1-2
所示的波形图,其表示的逻辑关系是〔〕
A、F=A·B
B、F=A+B
C、F=
AB
D、F=A
B
6、以下器件中,属于组合电路的有〔〕
A、计数器和全加器
B
、存放器和比拟器
C、全加器和比拟器
D、计数器和存放器
7、异或门F=A
B两输入端A、B中,A=0,那么输出端F为〔〕
A、AB
B、B
C、B
D
、0
8、4个组合电路的输出F1~F4的函数式非别为:
F1=AB+AC,
F2=AB+ACD+BC,F3=AB+BC,F4=〔A+B〕·〔A+C〕,那么不会产生竞争冒险的电路是()
A、电路1
B
、电路
2C
、电路
3D
、电路4
9、边沿触发
JK触发器的特征方程是〔〕
A、θn1=J
n
+k
n
B、θn1=J
n+k
n
C、θn1=J
n+k
n
D、θn1=J
n+Kn
10、用n个出发器件构成计数器,可得到的最大计数长度为〔
〕
A、nB
、2nC
、n2D、2n
11、〔011001010010.00010110
〕8421BCD所对应的十进制数为〔〕
A、〔652.16〕10
B、〔1618.13〕10
C、〔652.13〕
10
D、〔1618.06〕10
12、八进制数〔
321〕8对应的二进制数为〔〕
A、〔011010001〕2
B、〔110011〕2
C、〔10110111
〕2
D、〔1101011〕2
13、与〔19〕
10
相对应的余3BCD码是〔〕
A、〔00101100
〕余3BCD
B、〔01001100〕余3BCD
C、〔00110101〕余3BCD
D、〔01011010〕余3BCD
14、如图1-3
所示门电路,按正逻辑体制,电路实现的逻辑关系
F=〔〕
A、ABC
B、ABC
C、A+B+C
D、AB
C
图1-315、如图1-4所示的波形图表示的逻辑关系是〔〕A、F=ABB、F=A+BC、F=ABD、F=AB16、逻辑函数的卡诺图如图1-5所示能实现这一函数功能的电路是〔〕
17、组合逻辑电路的特点是〔〕A、含有存储元件B、输出、输入间有反应通路C、电路输出与以前状态有关D、全部由门电路构成18、函数F=ACABBC,当变量取值为〔〕,不会出现冒险现象。
A、B=C=1B、B=C=0C、A=1,C=0D、A=B=019、由与非门组成的根本RS触发器的特性方程是〔〕
n1
S0
R0
n
n1
S0
R0
n
n1
S0
R0
n
n1
S0
n
A、
B、
C、
D、
R0
R0S01R0S01R0S01R0S01
20、4个触发器构成A、6B、8
8421BCD码计数器,共有〔〕个无效状态。
C、10D、不定
二、填空题
1、〔67〕10所对应的二进制数为
和十六进制数为
。
2、逻辑函数
F=AB+AB的对偶函数
Fˊ=
3、在数字逻辑电路中,三极管主要工作在4、如图2-1所示电路能实现的逻辑关系是
F=
两种稳定状态。
。
5、CMOS传输门组成的电路如图当C=1时,U0=。
2-2
所示,当
C=0时,U0=
,
6、四选一数据选择器,
AB为地址信号,
I0=I3=1,I1=C,I2=
C,当
AB=00时,输出
F=
;当
AB=10时,输
出
F=
。
7、3线―8线译码器如图2-3所示,他所实现函数F=。
8、时序逻辑电路一般由
和
两分组成。
9、半导体存储器,根据用户对存储器进行操作分为10、十进制数〔56〕10转换为二进制数为
和和十六进制数为
两大类。
11、逻辑函数
F=A·〔B+C〕·1的反函数
F
=
12、由于二极管具有13、由oc门构成的电路如图
2-4
特性,因此可作为开关元件使用。
所示,F的表达式为
14、如图2-5所示电路中,F的表达式为
15、八选一数据选择器电路如图2-6所示,他所实现函数F=
16、3线-8F1=
线译码器电路如图;F2=
2-7。
所示,它所实现函数
17、JK触发器,要使
n1
n,那么输入J=K=
;或J=
,K=
18、
型时序电路的输出不仅与电路内部的状态有关,且与外输入有关。
型时序电路的输出仅与
电路内部的状态有关。
19、RAM由假设干根本存储电路组成,每个根本存储电路可存放。
三、分析化简题1、化简函数
〔1〕Y1=〔ABAB·C+ABC〕·〔AD+BC〕〔代数法化简〕
2〕Y2=AB+BD+BCD+ABC〔卡诺图化简〕
〔3〕Y3〔A、B、C、D〕=
m(1,2,4,12,14)+(5,6,7,8,9,10)
〔
m为函数Y的最小项和,
为任意项和〕〔卡诺图化简〕
2、电路如图3-1所示,分析电路逻辑功能。
3、分析图3-2所示电路的逻辑功能,写出电路的驱动方程,状态方程和输出方程,画出电路的状态转换图和时序图。
4、图3-3所示电路由555定时器构成,它是什么电路?
定时电阻R=11KΩ,要求输出脉冲宽度tw=1秒,试计算定时电容C的数值?
5、图3-4电路中74LS290已接成异步十进制计数器,θ0为最低位,θ3为最高位,设计数器输出高电平为3.5v,低电平为0v。
当θ3θ2θ1θ0=0101时,求输出电压U0的值?
6、化简函数
〔1〕Y=AB
ACDABBD
〔代数法化简〕
1
〔2〕Y2=AC
ADCD
〔卡诺图化简〕
〔3〕Y3〔A、B、C、D〕=m〔1、3、5、7、9〕〔10、11、12、13、14、15〕
〔m为函数Y3的最小项和,为任意项和〕〔卡诺图化简〕7、电路如图3-5所示,分析电路逻辑功能。
〔此题8分〕
8、分析图3-6所示电路的逻辑功能,写出电路的驱动方程,状态方程和输出方程,画出电路的状态转换图,并说明该电路能否自启动。
9、由555定时器构成的多谐振动器如图3-7所示,R1=1KΩ,R2=8.2KΩ,C=0.1μF。
试求脉冲宽度T1,振荡频率f和占空比q。
10、图3-8
所示电路是倒
T形电阻网络D/A
转换器,
R=10KΩ,UREF=10V。
试求:
〔1〕U0输出范围;〔2〕当
DDDD=0110时,U=?
3
2
1
0
0
四、设计题1、用如下器件实现函数Y=ABC,画出逻辑图〔或阵列结构图〕。
〔1〕与非门;
2〕3线―8线译码器〔74LS138〕和与非门;3〕八选一数据选择器〔74LS151〕;4〕ROM的阵列结构图。
2、试用置零法将4位同步二进制计数器74LS161接成十三进制计数器,并画出状态转换图,可以附加必要的门电路。
3、用如下器件实现函数Y=〔AB〕C+ABC画出逻辑图〔或阵列结构图〕。
〔1〕与非门;2〕3线-8线译码器〔74LS138〕和与非门;3〕八选一数据选择器〔74LS151〕;4〕ROM的阵列结构图。
4.试用置零法将4位同步二进制计数器74LS161接成八进制计数器,并画出状态转换图,可以附加必要的门电路。
数字电路与逻辑设计期末模拟参考答案
一、
1、C2、A3
、D
4、B
5、C
6、C7、B8
、B
9、C
10、D
11
、A12
、A
13
、B
14
、C
15
、D
16
、D
17
、D
18
、B
19
、C
20
、A
二、
1、〔1000011〕2
,〔43〕16
2、
AB
CD
00
01
11
10
饱和及截止
00
1
1
4、A
C
BC
i1
1
5、U,
m+m+m+m+m
01
1
1
3
4
5
6
11
1
1
1
1
8、1
9
、组合逻辑电路,
10
器,随机读写存储器
1
1
11
、〔111000〕2,〔38〕1612、
14
、F=A
B
15
、F=A
B=AB
16
、AB
AC
BC
或BC
AC
17
、m1+m2+m3+m7,m3+m5+m6+m7
18
、1,
n
n19
、米利,摩尔
、一位二值代码
三、1、〔1〕Y1=ACD+ABC〔2〕Y2=AB+BD+ACD
〔3〕Y3=BD+CD+ACD
ABCD00
01
11
10
00
1
1
01
1
Ф
Ф
Ф
11
1
1
10
Ф
Ф
Ф
〔A+B〕·〔AB〕3、
U
6、1,C
7、
i2
存储电路10、只读存储
BC13、单向导电AB
2、〔1〕写出逻辑函数式
F=AABCBABCCABC=ABC〔ABC〕=ABC+ABC
=ABC+ABC
〔2〕列真值表
A
B
C
F
0
0
0
1
0
0
1
0
0
1
0
0
0
1
1
0
1
0
0
0
1
0
1
0
1
1
0
0
1
1
1
1
〔3〕由真值表可知当ABC=000或111时F=1,否那么F=0所以该电路为“一致电路〞3、〔1〕驱动方程
J0
n
J1
n
1
0
K0
1
K1
1
〔2〕状态方程
n
1
n
n
0
1
o
n
1
n
n
1
0
1
〔3〕输出方程n
Z=14〕状态转换图Z
1θ0
11
10
11
00
01
11
10
10
〔5〕时序图
此电路是一个同步三进制加法计数器电路可自启动。
4、构成单稳态触发器
w
∵t=1.1RC
∴
ABCD
00
01
11
10
00
1
1
01
1
1
11
1
1
1
10
1
1
1
C=
1
=
1
103
=0.083
10-3F=83F
1.1R
1.1
10
5、
I
Z=〔3.5
3+
3.5
2
+
3.5
1+
3.5
0〕
1
2
4
8
U=―RI
Z=―2〔
3.5
3+
3.5
3.5
3.5
0〕
2+
1+
0
F
1
2
4
8
当θ3θ2θ1θ0=0101时
U=―〔
3.5
3.5
〕
2=―〔3.5+0.875
〕=―4.375V
+
0
2
8
6、〔1〕Y1=ABACD
ABBD=AB
ACD=A+B
ACD=A+B
2〕Y2=ACD
3
〔3〕Y=D
ABCD00
01
11
10
00
1
1
01
1
1
11
Ф
Ф
Ф
Ф
10
1
Ф
Ф
7、〔1〕写出输出函数表达式
F1AABBABAABBABAB〔AB〕〔AB〕〔AB〕
=ABAB=AB
F2
AB
AB
〔2〕列真值表
AB
1
2
F
F
0
0
0
0
0
1
1
0
1
0
1
0
1
1
0
1
〔3〕由真值表可知,
1
和AB是异或关系,相当于两个一位二进制数相加所得的本位和数;
2
是A和B的逻辑与,相
F
F
当于两数相加的进位数,所以该电路是由两个一位二进制数相加的加法电路,又称为半加器。
8、
〔1〕驱动方程
D0
n
2
D1
n
0
n
n
D0
01
〔2〕状态方程
n
1
n
0
2
n
1
n
1
0
n1
n
n
0
0
1
〔3〕输出方程
Z=
n
n
0
2
〔4〕状态转换图
该电路为一同步五进制计数器,电路可自启动9、
T1=0.7〔R1R2〕·C=0.7〔1+8.2〕1030.110-6=0.644ms
T=0.7〔R12R2〕·C=0.7〔1+28.2〕1030.110-6=1.218ms
f=1
1
821
HZ
KHZ
T
1.218
103
0.821
T1
R1
R2
0.644
52%
q=
R1
2R2
1.218
T
10、
UREF
Dn
当D3D2D1D0=1111
时
U
0=―
10
15
=―9.375V
〔1〕U0=―
2
4
2n
所以输出电压范围为0~―9.375V〔2〕U0=―106―3.75v
24四、1、
Y=A
B
C=〔AB
+AB〕
C=〔AB+AB〕
C+AB
AB·C
=A
BC+ABC
+ABC+ABC=
〔1,2,4,7〕m
〔1〕与非门
Y=
ACB
ABC
BAC
ABC=
ACB
ABCABC
BAC
〔2〕3线-8线译码器和与非门Ym1m2m4m7=m1m2m4m7=Y1Y2Y4Y7
〔3〕八选一数据选择器I1=I2=I4=I7=1I0=I3=I5=I6=0〔4〕ROM的阵列结构图2、
θ3θ2θ1θ0
110111100000000100100011
1100010010110101101010011000011101103、Y=〔ABAB〕C〔A⊙B〕C=ABCABCABCABC
=m0+m3+m5+m6=m〔0,3,5,6〕
〔1〕与非门Y=ABCABCABCABC=ABCABCABCABC
〔2〕3线-8线译码器和非门
Y=
m0m3
m5
m6
=m0m3m5
m6=Y0Y3Y5Y6
〔3〕八选一数据选择器I
0
=I=I
=I=1
I
1
=I=I=I
=0
3
5
6
2
4
7
A2
A1A000
01
11
10
0
I0
I1
I3
I2
1
I4
I5
I7
I6
〔4〕ROM阵列结构图
4、
θ3θ2θ1θ0
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