不断增强时间采样的过采样数字转速表.docx
- 文档编号:12480260
- 上传时间:2023-04-19
- 格式:DOCX
- 页数:16
- 大小:466.18KB
不断增强时间采样的过采样数字转速表.docx
《不断增强时间采样的过采样数字转速表.docx》由会员分享,可在线阅读,更多相关《不断增强时间采样的过采样数字转速表.docx(16页珍藏版)》请在冰豆网上搜索。
不断增强时间采样的过采样数字转速表
不断增强时间采样的过采样数字转速表
作者:
理查德卡瓦纳
机电一体化的研究实验室,电气与电子部
工程,科克大学,科克,爱尔兰
高品质的数字转速表是,机电一体化及精密机器人的应用,具有高带宽,数字化速度信息计算能力的生产系统。
其中的M/T型转速表和有关恒定采样时间的数字转速表(CSDT)已被在许多系统中很好的应用。
然而,传感器不理想可以引入转速输出非常重大错误。
在本文中,结果表明,其性能,可大大改善(即噪声信号的速度显着目前延)由过采样的速度计算中使用的计数器值。
点票及过采样作业固有的过采样CSDT(OCSDT)是使用现场可编程门阵列(FPGA)实现。
数位电路设计的描述细节,并就实施和控制所需要的电路,特别强调过采样作业。
该FPGA行为为数字信号处理器,外围设备(DSP)的。
除开展一些分工为基础的计算,以产生一个速度信号,DSP可以开展其他的测量和控制功能,整个系统所必需的。
仿真研究和实验结果用于过采样突出的优点技术。
关键词:
数字转速表,现场可编程门阵列FPGA的;采样;伺服系统轴角编码器,速度测量。
名词解释:
Caux辅助计算(因为以前的编码器的边缘)
CauxOCaux的积累值时,过采样过采样间隔
CauxO平均过采样间隔XO采用欧共体女士均方标准CSDT(编码器转换为速度误差采样间隔;tr./Ts)
eM–ms均方估计的脉冲计数速度(tr./Ts)的速度误差平机会米的均值平方过采样CSDT(OCSDT(tr./Ts)的速度误差选举观察团米的均值平方速度误差累积使用脉冲数(单数错误)(tr./Ts)的
fCLK高频电路的FPGA系统时钟(赫兹)每隔数米以上的速度是衡量
M脉冲计数超过采样间隔莫累计M值时,过采样莫平均过采样间隔(tr./Ts)的磁光
Ř过采样顺序(每采样间隔子样本数)
T检测时间对应的M编码器的位置变化转换(s)
Taux编码器之间的时间以前的过渡和样品即时(s)的TS采样间隔(s)
V实际速度(每采样间隔变;tr./Ts)的
Vrpm实际速度(r.p.m.)
1。
简介
准确和及时的数字化速度估计在许多伺服系统中是必不可少的,用于机器人及机电一体化设备等。
数字转速表通常计算速度的方式是相应的更新频率到控制系统。
这些计算是基于传感器测得的物理位移,如光学编码器。
数字转速表也是作为衡量设备的优劣所必需,例如,在性能评定,(在光谱特性的准确性和计算)的关键组件生产线。
数字转速表有很多类型。
简单脉冲计数转速表,在其中位置变化在一个预定义的采样间隔是用来作为速度的测量,展品一大量化误差。
相应的速度估计,^vM,相当于脉冲计数,每个采样间隔。
(1)
当pq(i)选从编码器输出产生的第i个样本量化的位置。
本文所使用的单元对应位置编码器之间的转换名义位置变化,采样间隔,ts,因为单位时间内行事。
这些器件表现不佳,除了在非常高的速度时,或适用于超高分辨率位置传感器(例如,正弦编码器为基础,每一个革命的周期大量的)。
该脉冲计数转速表相当于一阶微分器作为位置伺服系统的速度估计大多数使用。
大前研等。
(1982)定义的一种替代转速表,被称为在M/T型转速表,它采用了高频率计数器准确量度之间的采样间隔的结束和下编码器的边沿时间。
这个计数器精确测量的'检测时间',笔,对应于m数码转换位置的变化,后者的价值被作为一个简单的脉冲计数获得。
一个这样的转速实现的数量已被描述(Bucci的和蓝底,1996年;Prokin,1994)。
类似的恒定采样时间的数字转速表(CSDT),在卡瓦纳等人。
(1989年)和卡瓦纳(2000),也计算出速度估计每一次采样时,使用其他的TS高频计数器,每个编码器过渡复位。
这个计数器间接措施的'辅助时间',头十,从其中一个检测时间T,相应的脉冲数的M(位置单位)的立场得到改变,如图1所示。
在非常低的速度,在没有变采样间隔期间发生的一些,低带宽速度测量(转换之间的平均),可制成。
相应的速度计算(低和高的速度)是
(2)
其中m为样本,因为以前的编码器的边缘(除了在非常低的速度的统一)的数量。
辅助时间,当然,从不同的离散计数器值Caux的'fCLKTaux,其中fCLK是时钟频率的辅助定时器和现场可编程门阵列(FPGA)的系统时钟相关联。
因此,
(3)
图1基本CSDT操作时至少有一个过渡每采样间隔发生
其中CS=fCLK的TS,是数字计算相应的采样间隔。
给定一个理想的增量编码器,例如M/T型转速表和CSDT计量单位,将有微不足道的稳态误差,从离散基于计数器的使用所造成的量化测量技术为主,如在分析假定Prokin(1991年)和大前研等。
(1982年)。
然而,(包括CSDT)等设备的实践经验表明,位置传感器非理想是稳态误差的主要来源。
盐业(1992)概述了典型的光学轴角编码器的不足。
错误可以分为四个(卡瓦纳和墨菲,1998年的主要类别;卡瓦纳(2002):
从一个理想的系统(差分非线性),低频率误差预计在机械革命(积分非线性的编码器位置随机变化的过渡),超过四张时编码正交解码边实施,点缺陷组系统的相位误差。
相位误差被发现是特别重要的正交解码时使用。
正如卡瓦纳描述(2000年),利用独特的数字电路上执行的两个通道(质子交换膜-CSDT)的正与负向每个单独的CSDT边测量可以显着降低encoderderived错误。
减少错误的PEM-CSDT实现,相对于标准CSDT,结果表明,平均技术可以改善传感器的非理想性的不利影响。
过采样可用(高度量化)的数据,通过明智的处理之后,其优点形成了西格玛¡三角洲基础(-)模拟到数字(ADC)的转换器,详细的糖果和Temes(1992年)。
其在数字tachometry使用先前已暗示在卡瓦纳(2002年),其中一个有限脉冲响应(区)数字微分器,称为一过采样数字微分(奇数),是申请的速度过采样位置数据的目的估计。
光驱相当于过采样脉冲计数罗氏等技术。
(1992年)。
报道的实验结果表明,该光驱可以降低噪音在伺服系统开发,相对于一个简单的基于观测系统相关的。
在数字tachometry新技术,涉及到CSDT计数器采样中介绍了这个文件。
这是对现有设备的显着改善。
一个利用FPGA便于对复杂的数字电路需要在设备所造成的经济和空间效率manner.The原则,实施,不断sampletime称为过采样数字转速(OCSDT),是在第2中,而实际执行情况,使用专用的基于FPGA的测量单位,是描述在第3。
仿真和在第4和第5突出OCSDT效用提出了实验结果,并说明这种新的结构可能会导致显着改善了编码器的转速表误差的存在表现。
2OCSDT纲要
一般利用量化的CSDT位置(脉冲数)和辅助计数器/定时器的信息在一个采样间隔结束时获得的。
此时间间隔是指通常由任一个闭环控制器或开环数字测量系统采样周期。
在OCSDT,位置和辅助计数器/定时器每一个更高的采样率。
在这些子样本采取明确的瞬间位置与子样时间精确复制,在不同的采样间隔。
这两个数据流积累了采样间隔(集成)。
平均脉冲计数和采样间隔期间获得的辅助计数器的值是用在速度计算,在形式上是相同的标准CSDT是:
(4)
当Cauxo和MO,分别在采样间隔的辅助计数和脉冲数的积累获得的数量,而CauxO和MO有相应的时间间隔内的平均值。
如果噪声(错误)与编码器错误关联的性质是白色的,过采样的信号载有一比的误差R和平均,将减少有真正的传感器(和测量电路)因子R的均方误差复杂误差特性,在速度误差的改善是由于采样可能不同于这个理论值一些。
图2过采样下文第3节中所描述的实际系统产生的脉冲,脉冲相对于SAMP位置定义的开始/结束时间间隔连续采样波形显示。
(为了帮助清晰度,间隔只有部分显示在波形图。
)通过积累在R200子样本计数器的值,这样子样本,得到50-一的TS1毫秒采样间隔,良好的估计秒的间隔平均位置,为此得到间隔计时器的值,如第4.At显示速度低,当编码器转换过程中采样间隔数量少,过采样带来的好处将会减少。
在非常低的速度,在OCSDT将类似于CSDT的,因为这两个利用最新的信息从位置传感器类似款项的使用。
图2子采样脉冲,OCLK,相对定时抽样/同步脉冲,桑普,在FPGA硬件,假定的TS1毫秒和过采样率的R200
3实际执行的OCSDT
基本计数/定时操作的OCSDT在FPGA上实现,它作为一个外设行为,德州仪器,TMS320C31浮点数字信号处理器(DSP)。
该DSP采用dSPACE的DS1102是一个电脑卡,还包括一个固定点TMS320C14处理器的一部分。
在这种设置,后者是用来控制设备之间的FPGA和浮点DSP的接口。
(在一个独立的系统,可以很容易地在FPGA作为外设集成电路配置,纳入标准的微处理器¡总线接口电路。
)实验系统利用了FPGA是从赛灵思FPGA(谢等设备XC4000系列XC4010。
,1990;赛灵思公司,1996年),从而说明了一个非常小的低成本FPGA的转速表设计就足够了。
使用FPGA的方便了非常高的采样订单的执行情况,通过允许执行的快速采样/累积的同时,DSP的运行周期,而不是与主要对后者的处理器上运行的算法操作的干扰。
图3的简化框图显示了基本的硬件配置。
正交编码器信号的标记为A和B,而零标记信号,Z的转速表中没有利用。
但是,它可以用来清除柜台的位置,如果一个绝对位置的话是必需的。
之间的接口包含DSP和FPGA的信号:
SAMP位置,采样脉冲,用于锁存输出寄存器的FPGA在DSP的更新速度要求的内容;路,一个信号,使字节的数据之前,由DSP阅读;和数据,8位,单向数据总线,由DSP读取。
40-MHz的FPGA时钟信号被标记'时钟'。
显示的FPGA电路图4中更详细。
在'转速表计数器/积累'模块包括了OCSDT/累加计数的主要因素。
一个简单的加/减计数器(自由运行,杜绝漏过渡的可能性)提供了一个16位数字位置值,在每个抽样脉冲积累。
32位积累的结果是归零每个脉冲从DSPSAMP位置后,一直由DSP的读锁定。
辅助计数器工作在标准CSDT与作为脉冲计数器描述的计数器输出积累(每个编码器过渡清零)的方式。
该电路产生时钟信号的蓄电池是复杂的复位输入到蓄电池的同步特性。
这就需要该电路的时钟,而复位信号active.1的'脉动'模块,确保各项控制信号在正确的顺序产生。
图3结构的概观的数字信号处理器/跟现场可编程门阵列硬件过去常常实施ocsdt
该子样本中,OCLK脉冲采样率,确定在'过采样脉冲的产生'模块。
正确之间的OCLK从DSP信号和在SAMP脉冲相位(相对于所有的时序信号的引用)是保证在此模块。
在'边缘脉冲的产生'模块可实现正交解码,编码器或生成每个周期单脉冲,根据需要。
前者四倍的位置编码器的分辨率有关,但在增加编码器引起噪声的转速输出费用。
因此,选择是应用dependent.When正交解码使用时,过采样建立已经成为至关重要的高品质输出速度的实现。
地址总线是不需要在DSP/FPGA的接口,因为三态缓冲器连接字节宽的数据段到的数据依次自动启用(在模块与自动增量地址译码'使用一个计数器),以使每一个循环缓冲区作为历届路脉冲所产生的数字信号处理器。
在'定向'模块和'过采样脉冲发生器模块的详细介绍,在接下来的两小节介绍。
图4框图的OCSDT核心电路的FPGA实现
3.1方向检测模块
3.1方向检测模块
一个方向的信号很容易在FPGA内部产生。
高尔文等。
(1996年)havedescribed状态机产生这样一个信号,还可以检测编码器的输出illegalsequences,A和B(即那些比00-01-11-10或00-10-11-01除外)。
一个简单的选择电路(没有错误检测)在此work.This使用涉及短脉冲的产生,由A+表示,B+,A型和B-,在两个轨道上的积极和消极的边缘。
正,负方向信号,磷,氮,可以通过使用简单的逻辑门:
(5)
和一个简单的同步电路用于锁存有效的方向信号,通过方程D:
(6)
其中'-'代表或逻辑功能。
如果正交解码是必需的,一个信号,问,可以由上述的短脉冲,为Q=甲++的A-+B++B超,并用于时钟的16位向上/向下计数器,要求该信号脉冲计数。
3.2过采样脉冲生成模块
该采样脉冲生成一个定期的样本中转速所需的硬件结构如图5和相关的算法和数字量介绍如下。
道达尔碳纳米管计数器提供了高频时钟(CLK)自上次SAMP位置脉冲脉冲总数;
图5座基于FPGA的硬件框图使用定期产生的脉冲间隔子样本
INC的VAL为增量值,与相邻子样本(OCLK)脉冲所需的时钟脉冲数,其次CNT是CLK的脉冲数(从以前的SAMP位置脉冲)后的下一个子样本脉冲应该occur.2下一页碳纳米管缬氨酸是积累股份有限公司后,每个脉冲后者。
假设,明年CNT是初始化的INIT碳纳米管,该电路的工作可以由以下算法描述:
Initialization…afterSAMP:
NEXT_CNTINIT_CNT
TOT_CNT0;
Repeat
ClockTOT_CNTwithCLK
If(NEXT_CNT=TOT_CNT):
GenerateOCLKpulse
NEXT_CNTNEXT_CNT+INC_VAL
Endif
untilnextSAMPpulse:
在SAMP之间的脉冲信号的关系和相应的OCLK结果显示在图2的波形图。
要确保从DSPSAMP位置脉冲(相对于所有的时序信号的引用)不干扰OCLK脉冲。
否则,OCLK脉冲可能不会产生一个在需要时,由于在SAMP由脉冲触发一个动作的复位信号。
在'定时脉冲发生器子模块提供了四个控制信号必须确保该算法的各个步骤,以正确的顺序执行。
很方便(但不是必须)选择采样秩序,001分,使得R均匀地fCLKTs/2,其中fCLKTs是对应的采样间隔的时钟周期数。
子样品之间的时钟周期数等于K表fCLKTs然后/河通过设置init来碳纳米管的K/2和INC缬氨酸至K,在SAMP之间首次OCLK脉冲和脉冲,脉冲之间的最后OCLKSAMP位置和下一个脉冲的近似值为K/2时钟周期数。
(金200,为实验系统开发,为此,1毫秒的TS和FCLK40MHz的。
)
3.3关于执行若干意见
这将是难以落实OCSDT只使用一个处理器(DSP或微处理器是否)和标准外设,因为这将是必要的频繁交错采样与由处理器(数据处理,其他执行其他任务的方式暗示过采样测量,控制的执行情况,内务管理功能等)。
子样本的时间必须准确,重复性好,甚至在分支之间的任何不同的迭代算法存在的时序变化,而对中断结构的依赖可以证明繁琐或不可行的。
基于FPGA的采样转速表作为一个到DSP外设。
该处理器可以协调开环测量,或实现了伺服系统或其他运动控制或机器人应用闭环控制算法。
需要实现DSP和FPGA之间的同步意味着一个设备必须充当'师父',并提供一个同步脉冲。
不同的实验系统,成功测试使用作为主设备的DSP和FPGA。
在执行本文所描述的,采样脉冲,桑普,由DSP产生,提供同步脉冲。
4。
仿真结果
编码器和转速表的误差来源与相关的,简单的模型,可用于实际预测转速误差(卡瓦纳,2000年,2001年)。
编码器/测速编码器,包括所有的主要误差来源系统,用Matlab进行了模拟。
在第一套模拟认为,鉴别非理想假设是错误的编码器的主要来源,这是常有真时没有采用正交解码。
速度被允许在每个模拟运行变化呈线性,平均平方误差,平机会米秒,作为过采样率函数决定,这是河图6所示的错误是(大约)成反比到R在高速行驶。
在较低速度时,每分率
图6模拟源曲线显示的均squaredOCSDT速度误差,平机值,作为一个过采样率函数,r,对三种不同的速度范围,四,五个转变persample区间,编辑部/的TS,(),40至41编辑部/的TS(4)和400401tr./Ts()。
虚线对应于平均值/1/r的关系
图7模拟源曲线有关的一过采样比率均值squaredOCSDT速度误差,平机会MS和稳态输入速率,五(continuouslines),即不过采样(),四(),16()64()和256()。
第一ordererror模式,在文中讨论也显示(虚线)
样品小于1,增加住宅(从而降低每二次抽样时间)不会影响在转速表误差显着减少。
图7显示了均方速度误差超过1000个模拟得到运行在200常数输入率(速度值),每五个过采样率。
正交解码假设在这种情况下,具有明显的相位误差(10),非理想信道的45%的占空比。
一阶,直观地设想,为在CSDT误差过采样可以在方程式中所体现的影响力表达式:
eOC-ms≈eC-ms/min(R.v)(7)
其中分(001五)产生的两个量最低。
仿真结果表明,与这个方程很好的对应。
高于预期的R256曲线误差可以被解释为对测量离散性的影响。
很显然,从卡瓦纳(2002)表示,在稳定的状态下CSDT错误是依赖率,以及编码器的非理想特性。
在'高峰'在图7中的一些明显的痕迹表明速度范围,其中均方误差的速度明显高于同类的更大。
这些可以被解释为错误的编码器和复杂的相互作用
过采样机制。
5。
实验结果
高品质的光学增量海德汉杆476编码器作为转速计输入。
这种传感器具有5000个革命插槽,但不增加积分电子插值正交解码输出分辨率为25000名革命周期。
比较重要的信号线对应一个特定的速度穿过一些如图8所示。
对于此测试,编码器是一个高耦合惯性飞轮由伺服系统驱动。
实际速度跟踪,五,由后处理OCSDT输出速度采用零阶段获得,低通,低截止频率的滤波器。
零相位滤波技术在Matlab信号处理工具箱可供选择,问题5.39奥本海姆和Schäfer(1989)中所述。
量化噪声的重大脉冲计数速度估计,^虚拟机相关,是显而易见的。
辅助计数,Caux的,是用在CSDT生产^风险投资公司。
考虑到最坏的情况下,稳态与编码器位置输入一个理想的相对速度误差CSDT2/Cs(卡瓦纳,2000年),等于该实现的1/20万,很明显,错误是由编码器到目前为止,转速表错误的最重要来源。
知识的平均脉冲计数和计数值获得辅助
允许使用OCSDT提高速度估计^挥发性有机化合物来计算在线。
图8显示实验产生情节的线性减速变
平均平方误差对应的四个图8(pulsecount,CSDT,过采样脉冲计数和OCSDT)的速度痕迹见表1。
两此外,更高的速度所得的相应数字,遍历也显示。
很显然,执行的OCSDT显着高于其他设备更好。
如果编码错误是由均匀分布的噪声为代表,它预计的EOM毫秒的eM-毫秒/右,上,源对应的pulsecount有效地测量平均r次获得过采样脉冲计数结果的基础。
的值列于表1的支持,在低速的。
但是,较预期为高过采样脉冲计数高速电路错误行为表示由不完善介绍,以增加错误的错误。
在过采样脉冲计数转速表被看作是执行比CSDT更好
这个特殊的编码器,虽然有时是相反的情况(卡瓦纳
2002年)。
实验结果表明,该仿真验证方程关系(7)不可靠地预测实际转速表的性能。
该OCSDT表现好于预期的低利率(大概是因为错误不独立,承担了一阶近似),但高利率的improvementat小于轻微的时机,因为实时电路引入的错误预测。
总的来说,结果是非常令人鼓舞的优势是通过OCSDT使用得到的是低利率最为明显,当相对误差为最高,精度高,是最重要的。
图9速度估计在一个低速的脉冲计数转速表和OCSDT生产遍历
图9显示了脉冲计数和OCSDT时获得的速度估计在一控制一低速穿越伺服系统。
以每分钟转的速度是使用公式vrpm得到60伏/(三烯),其中L是编码器每转跃迁(在这个例子中25000)号。
在较为复杂的转速表的性能改进,相对于该获得使用一原油脉冲计数,是戏剧性的。
然而,固有的延迟零附近高速数字转速表,因为在这个编码器的过渡区域的低频率,也很明显。
6。
结论
一种基于FPGA的数字转速表描述了一些文献中(巴蒂和Hannaford,1997;。
高尔文等,1996;卡瓦纳,2000)。
因为只有一个FPGA的资源非常小的比例必须执行一个标准的转速计数/定时要求,这是合理的,如果一个直观更复杂的电路要求,可提高器件的速度估计的能力。
很显然,从上述结果表明,该OCSDT在先前确实提高转速表。
即使有额外的控制,积累电路,只有24计算可配置逻辑块的XilinxXC4010FPGA的(CLB)是%是实现设计要求。
该OCSDT,这样依靠量化的位置信息仅作为输入其他转速表,展品以非常低的速度减少带宽和提高了测量的延迟。
在闭环应用中,这种延迟会影响整个系统的稳定性,OCSDT可以集成到一个观察为基础的结构,类似于藤田和佐渡(1992)和酒井和堀(1995)所描述的。
一个成一个闭环运动控制系统数字测速法团,需要仔细设计的控制算法,以确保稳定和最大限度地受益于增强的累积速度信息,如卡瓦纳(2000)中所述。
但是,标准OCSDT仍然很多控制和测量系统中,高转速在极低的带宽速度并不是最关心的伟大事业。
一个典型的问题,数字转速表相关联的位置和定时信息是不完全同步。
双缓冲的技术已经被提出来消除这种问题,如Prokin(1994)所述。
多次采样,有条件的报表合并,也被用来减少或消除这个问题。
的平均固有的OCSDT意味着只有一个极小的错误,如果偶尔会导致同步错误确实存在,因此,OCSDT固有最大限度地减少了大转速表误差的可能性。
实验和仿真结果表明,OCSDT表现明显高于其他数字转速表更好。
然而,在一个特定的输入速率实际改善,而通常是非常重要的,是难以准确预测,即在编码器的不足之处的确切性质和/定时机制实现采样任何缺陷有关。
在低转速时,转速表是受制于编码器的位置更新的次数减少,从而减少了过采样获得的优势。
然而,转速表确实改善了速度估计只要每间隔编码器采样率超过之一。
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- 不断 增强 时间 采样 数字 转速表