水位显示及控制报告.doc

水位显示及控制报告.doc

《水位显示及控制报告.doc》由会员分享，可在线阅读，更多相关《水位显示及控制报告.doc（17页珍藏版）》请在冰豆网上搜索。

西南交通大学本科毕业设计（论文）第II页

-+-–-

西南交通大学

课程设计实习报告

水位显示与控制

（第八组）

年级:

学号:

姓名:

专业:

指导老师:

2013年7月

西南交通大学电子技术课程设计（报告）第XVII页

设计任务及要求

设计并制作一种水位显示与控制电路。

其原理框图如下。

基本要求：

（1）用10个发光二极管作为水位高低的指示（类似于音量指示）

（2）可以给出无水，水满等指示信号

提高部分：

（1）数字显示水位

（2）用水泵进行抽水和蓄水控制

频率/水位Ⅱ

扫描与驱动

二进制/BCD

自制

水位传感器

AC/DC

5V

4位7段LED显示

频率计数

频率/水位

Ⅰ

10位

LED驱动电路

提高部分

图1系统框图

要求：

1）水位传感器由555电路构成，输出为不同频率的方波。

2）频率/水位Ⅰ实际就是一个并行比较器，这里用CPLD来实现，即粗略给出水位范围再由LEDBAR显示出来。

3）频率/水位Ⅱ主要是除法运算和减法运算，即精确计算出水位,也可以由CPLD完成。

4）根据计算出的水位给出控制信号（如水已满，无水，或继续加水）

5）根据计算出的水位用7段LED动态显示出来

摘要

用QuartusII软件Verilog语言编程，包括频率计数器、比较器、除法器、减法器、二进制转BCD码、动态扫描器、译码器、Motor驱动等模块单元，然后利用这些单元整合成功能电路，在计算机中模拟成功后下载到EPC2T114C8芯片中，以此为控制中心，对整个电路进行控制。

用漆包线和水杯做成电容型水位感应器，水位的高低可以改变电容的大小，以此作为信息采集平台。

电容变化信息通过频率计数器和555构成的振荡器进行波形处理，再经过比较器电路处理后经10个LED灯的亮灭粗略显示水位高低。

提高部分则进是通过除法器，减法器，二进制转BCD码，动态扫描，译码等单元模块对信号进一步处理，以毫米为单位通过四位数码管精确显示水位高低及变化情况。

通过对采集频率信号的分析，也可采用Motor电机通过抽水、放水等操作实现对水位的控制。

关键词：

QuartusII；Verilog；并行比较计数器；Motor；水位传感器；555电路；扫描驱动；数码管等

总体方案：

1、传感器

自制水杯+漆包线+导线

电容效应代替555中电容而改变555输出信号频率。

实物图如下：

2、555

利用555构成振荡电路对传感器传输信号进行处理，产生代表水位信息的脉冲信号，不同水位对应不同电容，从而对应不同频率。

图如下：

3、晶振

事先内封于实验板上的50MHZ晶振

4、频率计数模块

总体分为分频+并行频率计数+锁存

分频器：

分频器通过调用w_count1模块，位数设置为20位，50M分频，再经过FenPin模块二分频。

频率计数器：

频率计数模块通过自编程序生成元器件实现，此处因程序所占逻辑单元过大而先对555输出频率进行1000000分频再处理，此方法会将频率百位及以下位舍去而造成误差，但在允许范围内。

程序代码如下：

moduleW_count1（clkn,clk,W_counter）;

inputclkn,clk;

output[15:

0]W_counter;//DaiCe555signal

regclk_2s; //1ssignaloutput

reg[15:

0]W_counter;

reg[15:

0]data_out;

parameterN=100000000;

integern=0;

always@（posedgeclk）

begin

if（n>N-1）n=0;

elsen=n+1;

if（n<（N/2））clk_2s=1'b1;

elseclk_2s=1'b0;//1sFenPin

end

always@（posedgeclkn）

begin

if（clk_2s==1'b1）

data_out=data_out+1;

else

begin

if（data_out!

=0）

W_counter=data_out;

data_out=0;

end

end //signalCount

endmodule

⒌LED驱动及显示模块

比较器通过编写程序实现，程序代码如下：

moduleled_count（data,led,cout）;

input[15:

0]data;//inputsignal

output[9:

0]led;//blueLED

outputcout;//redLED

regcout;

reg[9:

0]led;

always@（data）

begin

if（data>16'd17302）

begin

led='b0000000000;

cout=1'b1;//warningempty

end

elseif（data>16'd10856）

begin

led='b0000000001;

cout=1'b0;//1LEDs

end

elseif（data>16'd8142）

begin

led='b0000000011;

cout=1'b0;//2LEDs

end

elseif（data>16'd6835）

begin

led='b0000000111;

cout=1'b0;//3LEDs

end

elseif（data>16'd5767）

begin

led='b0000001111;

cout=1'b0;//4LEDs

end

elseif（data>16'd5174）

begin

led='b0000011111;

cout=1'b0;//5LEDs

end

elseif（data>16'd4496）

begin

led='b0000111111;

cout=1'b0;//6LEDs

end

elseif（data>16'd4041）

begin

led='b0001111111;

cout=1'b0;//7LEDs

end

elseif（data>16'd3643）

begin

led='b0011111111;

cout=1'b0;//8LEDs

end

elseif（data>16'd3335）

begin

led='b0111111111;

cout=1'b0;//9LEDs

end

elseif（data>16'd3058）

begin

led='b1111111111;

cout=1'b0;//10LEDs

end

elseif（data<=16'd3058）

begin

led='b1111111111;

cout=1'b1;//warningfull

end

end

endmodule

6.除法减法模块

除法器：

通过调用lpmdivid器件实现。

减法器：

通过调用lpm—add—sub器件实现

7.二进制转BCD码模块

除法减法模块出来的是二进制信号，而数码管显示十进制，为了使显示方便，此处进行二进制和BCD码的转换，程序核心是add3中移位，判断是否加三，具体程序代码如下：

moduleB_to_D（b,bcd）;

parameterB_SIZE=8;

inputb;

outputbcd;

wire[19:

0]b;

reg[19:

0]bin;

reg[22:

0]bcd;

reg[22:

0]result;

always@（b）

begin

bin=b;

result=0;

/*if（ena==0）

bcd<=0;

else*/

repeat（15）

begin

result[0]=bin[15];

if（result[3:

0]>4）

result[3:

0]=result[3:

0]+4'd3;

if（result[7:

4]>4）

result[7:

4]=result[7:

4]+4'd3;

if（result[11:

8]>4）

result[11:

8]=result[11:

8]+4'd3;

if（result[15:

12]>4）

result[15:

12]=result[15:

12]+4'd3;

if（result[19:

16]>4）

result[19:

16]=result[19:

16]+4'd3;

result=result<<1;

bin=bin<<1;

end

result[0]=bin[19];

if（result>'d553677）

bcd<=0;

else

bcd<=result;

//end

end

endmodule

8.动态扫描模块

前面转码模块产生4个4位BCD码信号，扫描模块则在每个扫描时钟上升沿对信号进行扫描后输出一个选中的4位BCD码，同时有4个一位的选位信号产生，仅被选信号的选位信号为高电平。

动态扫描码程序代码如下：

moduleh_to_b（data_in,BCD_1,BCD_2,BCD_3,BCD_4）;

input[22:

0]data_in;//Hzinput

output[3:

0]BCD_1,BCD_2,BCD_3,BCD_4;//WeiXuan

reg[3:

0]BCD_1,BCD_2,BCD_3,BCD_4;

always@（data_in）

begin

BCD_1=data_in[15:

12];

BCD_2=data_in[11:

8];

BCD_3=data_in[7:

4];

BCD_4=data_in[3:

0];

end

endmodule

modulescan（clk,BCD_1,BCD_2,BCD_3,BCD_4,

BCD_out_1,BCD_out_2,BCD_out_3,BCD_o