正弦信号发生器设计思路.docx
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正弦信号发生器设计思路.docx
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正弦信号发生器设计思路
电子设计报告
题目:
正弦信号发生器设计
王绍龙:
201004015020
王顺达:
201004013018
张野:
201004013010
正弦信号发生器设计
摘要
本系统由FPGA、键盘、LCD液晶显示屏、DAC输出电路和末级功率放大电路构成。
仅用单片FPGA就实现了直接数字频率合成技术(DDS),产生稳幅正弦波,并在数字域实现了AM、FM、ASK、PSK等四类调制信号。
调制信号既可输入参数由FPGA内部生成,也可以从外部输入。
基本部分需要实现正弦波信号发生,而发挥部分主要需要实现信号调制。
一、总体设计
系统框图:
1.控制部分直接使用FPGA的外设键盘和LCD显示频;
2.DDS和调制电路模块
(1).采用FPGA+DAC来实现DDS。
这样通过FPGA在数字域实现频率合成然后通过DAC形成信号波形。
由于信号都是由FPGA在数字域进行处理,可以很方便的将FM和AM等调制在数字域实现。
所有调制电路的功能都由FPGA片内的数字逻辑电路来实现,整个系统的电路设计大为简化,同时由于数字调制避免了模拟调制带来的误差和干扰,大大提高了调制的性能,而且硬件电路设计的软件化,使得电路设计的升级改进工作大为简化。
(受到FPGA接口速度和DAC转换速度的约束,载频最高与设备性能相关)
(2).D/A输出后的信号幅度大概在2-3V左右,滤波后需设计一个功率放大电路。
(3).模拟地与数字地分开,防止交叉干扰。
二、参数估计
1.载频参数计算
本题要求:
输出频率范围是1KHz~10MHz,频率步进是100Hz,频率稳定度优于10^-4,信号波形无明显失真。
要求DDS合成的信号波形无明显失真,那么一般要求一个信号周期内要插值16个点,而合成频率最高要求为10M,那么需要的FPGA和DAC接口数据传送率为:
10M×16=160MWord/S这种数据传输率有一定风险,由于高速信号的不完整性,可能导致DAC数据错误。
最终,我们决定在5M~10M之间,每周期传送8个点。
系统的工作时钟由晶振提供的50M时钟通过FPGA内的锁相环4倍频得到。
通过插值算法产生频率控制字,来提高频率稳定度,算法为
200M/2^31=输入频率*每周期内的点数/频率控制字
然后,通过频率控制字产生D/A时钟。
2.AM调制参数设计
本题要求:
产生1KHz的正弦调制信号;调制度在10%和100%之间程控调节,步进10%。
其中,1KHz的正弦调制信号,由FPGA内一个独立的DDS模块产生。
频率范围由1MHz到10MHz的载波使用
(1)中产生的正弦波,所以通过设定频率控制字可设置载波频率。
AM调制由FPGA内部乘法器实现。
3.FM调制参数设计
本题要求:
产生1KHz的正弦调制信号;调频产生最大频偏为5kHz/10kHz两级程控调节。
同AM调制,1KHz的正弦调制信号,由FPGA内一个独立的DDS模块产生。
频率范围由1MHz到10MHz的载波使用
(1)中产生的正弦波,通过设定频率控制字设置载波频率。
FM调制由FPGA内部乘法器实现。
4.ASK/PSK调制参数设计
本题要求:
产生码速率为10kbps的二进制基带序列信号,载波频率为100kHz。
频率为100K的载波使用
(1)中产生的正弦波,通过设定频率控制字设置载波频率。
而码率为10kbps二进制基带序列信号则通过预置好的移位寄存器循环移位获得。
ASK/PSK调制同样由FPGA内部乘法器实现。
5.滤波电路参数计算
本题要求:
输出最大频率为10MHz的正弦波。
由于最终方案采用DAC输出,而DAC的转换频率为75MHz,故需要一个截止频率在10MHz和75MHz之间的低通滤波器。
然而DAC的转换并不是理想的,输出信号的谐波干扰主要集中在二次谐波,所以选取截止频率为18MHz的有源二阶巴特沃兹低通滤波器
6.放大电路参数计算
本题要求:
输出的正弦信号在接50Ω负载时能有6V的峰峰值。
DAC(包括电流-电压转换)输出只有约1V的峰峰值,故在后级需要进行电压放大。
三、软件设计
功能实现:
实现系统中的DDS模块和调制电路模块的功能。
根据题目要求,软件设计为五级菜单模式,用户可以通过键盘选择不同波形输出,同时输入相应的变量控制字,软件完成接受键盘输入信号(频率选择,步进控制,模式切换等),然后转换成相应的控制字,来控制LCD显示频,D/A转换输出。
流程图:
设计思路:
控制字输入
按键扫描程序实现控制输入:
正弦波生成
RAM表里存有512个8位正弦函数值,时钟源由频率控制字和倍频后的时钟产生,DAC是8位的高速D/A+7阶巴特沃斯滤波器。
AM调制:
乘法器使用IP核
FM调制:
PSK:
ASK:
四、硬件电路设计
根据总体方案设计,硬件电路应分为,控制模块和信号产生模块(FPGA开发板)、DAC模块和滤波部分(与FPGA配套高速D/A(自带滤波器))和放大部分。
控制模块:
我们采用FPGA上的独立键盘对题目要求的参数进行控制,并通过FPGA上自带的LCD显示屏显示出来。
信号产生模块:
我们采用的FPGA型号为CycloneⅣ代FPGAEP-4CE15F,系统所要求的信号的生成是采用数字方式在FPGA中实现,FPGA为整个系统的核心。
DAC和滤波模块:
由于题目要求的正弦波的最大频率为10MHz,采用数字方法合成正弦波的时候,如果一个周期取8个点的话,则要求DAC的速度至少为80MHz,在这里,我们采用了集成的高速DAC,速度可达135MHz。
DAC的核心芯片是MC34063,其带宽大,满足该题的要求。
滤波部分采用七阶巴特沃斯滤波器,其原理图如下:
巴特沃斯滤波器公式为:
N越大,通频带越平坦,下降沿越陡峭,滤波效果越好,故采用N=7来满足性能要求。
信号放大电路:
由于这里我们需要进行放大的信号最高频率较高,并且带宽要求较大,要求带内相对平坦,这里我们采用的是OPA690,其增益带宽积可达450MHZ,当放大倍数为五倍时,带宽为90MHZ,满足大于10MHZ的要求,同时采用电压负反馈放大电路,输出阻抗为无穷大,输出端串联50欧的负载不影响输出电压,满足题目要求,电路图如下图所示:
五、测试数据
1.基本要求测试
A.正弦波频率范围测试
接50Ω负载,对输出电压测试,测试数据如下表
设置频率(Hz)
实测频率(Hz)
Vpp(V)
1k
999.8
6.42
10k
10.04
6.34
100k
100.1K
6.2
1M
1.002M
6.15
6M
5.994M
5.6
10M
不稳定
B.频率稳定度测试
负载为50Ω,采用频率计对输出正弦波进行计数,测试数据如下表
设置频率(Hz)
第一次计数数值
第二次计数数值
第三次计数数值
1k
1.001k
999.8
999.9
10k
10.00k
10.01k
10.03k
100k
100.0k
99.97k
99.98k
1M
1.001M
998.7K
1.002M
6M
6.005M
6.008M
6.001M
10M
不稳定
2.发挥部分测试
采用调制度测量仪对输出信号进行调制度测试,测试结果见下表
调制信号频率(Hz)
载波频率(Hz)
设置调制度ma(%)
实测调制度ma(%)
误差(%)
1K
1M
25
24.4
3
50
50.2
1
2M
25
25.7
3
50
50.3
1
10M
载波不稳定
ASK
PSK
ASK
PSK
调制信号频率
(HZ)
1K
1K
1K
1K
载波频率(HZ)
100K
100K
99.98K
100.1K
3.测试结果及分析
结果
系统测试部分指标达到要求,高频部分频率不稳定。
正弦波输出频率:
1Hz~6MHz;
输出信号频率稳定度:
10-4;
自行产生1kHz正弦调制信号;产生AM信号在1MHz~2MHz内,调制度ma可在25%~50%程控,步进量25%;产生FM信号在100kHz~2MHz内,最大频偏可5kHz/10kHz程控;
高频部分频率不稳定原因分析:
由于实验方案中,控制部分直接使用了FPGA自带外设,那么所有控制字的计算都靠FPGA完成,因为FPGA做数学运算的能力限制,比如乘除法,浮点数运算等,精度都远小于单片机,而且编程的工作量也很大。
另外,在提高频率稳定度的算法设计上,使用的算法不合理,导致低频极其稳定,而高频误差很大,甚至最高频率还达不到10MHz,因为载波的不稳定,后面的AM,FM调制也都受到了影响。
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- 关 键 词:
- 正弦 信号发生器 设计 思路