集成电路版图设计电路设计微电子工艺IC芯片笔试面试题目超全了.docx
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集成电路版图设计电路设计微电子工艺IC芯片笔试面试题目超全了
集成电路设计基础(工艺、版图、流程、器件)
1、什么叫Latchup,如何预防闩锁效应?
(仕兰、科广试题)
Q1为一纵向PNPBJT,基极(base)是nwell,基极到集电极(collector)的增益可达数百倍;Q2是一横向的NPNBJT,基极为Psubstrate,到集电极的增益可达数十倍;Rwell是nwell的寄生电阻;Rsub是substrate电阻。
以上四元件构成可控硅(SCR)电路,当无外界干扰未引起触发时,两个BJT处于截止状态,集电极电流是C-B的反向漏电流构成,电流增益非常小,此时Latchup不会产生。
当其中一个BJT的集电极电流受外部干扰突然增加到一定值时,会反馈至另一个BJT,从而使两个BJT因触发而导通,VDD至GND(VSS)间形成低抗通路,Latchup由此而产生。
产生Latchup的具体原因:
•芯片一开始工作时VDD变化导致nwell和Psubstrate间寄生电容中产生足够的电流,当VDD变化率大到一定地步,将会引起Latchup。
•当I/O的信号变化超出VDD-GND(VSS)的范围时,有大电流在芯片中产生,也会导致SCR的触发。
•ESD静电加压,可能会从保护电路中引入少量带电载子到well或substrate中,也会引起SCR的触发。
•当很多的驱动器同时动作,负载过大使power和gnd突然变化,也有可能打开SCR的一个BJT。
•Well侧面漏电流过大。
消除“Latch-up”效应的方法:
版图设计时:
1为减小寄生电阻Rs和Rw,版图设计时采用双阱工艺、多增加电源和地接触孔数目,加粗电源线和地线,对接触进行合理规划布局,减小有害的电位梯度;
2避免source和drain的正向偏压;
3使用Guardring:
P+ring环绕nmos并接GND;N+ring环绕pmos并接VDD,一方面可以降低Rwell和Rsub的阻值,另一方面可阻止载流子到达BJT的基极。
如果可能,可再增加两圈ring;
4Substratecontact和wellcontact应尽量靠近source,以降低Rwell和Rsub的阻值;
5使nmos尽量靠近GND,pmos尽量靠近VDD,保持足够的距离在pmos和nmos之间以降低引发SCR的可能;
6除在I/O处需采取防Latchup的措施外,凡接I/O的内部mos也应圈guardring;
7I/O处尽量不使用pmos(nwell)。
工艺设计时:
降低寄生三极管的电流放大倍数:
以N阱CMOS为例,为降低两晶体管的放大倍数,有效提高抗自锁的能力,注意扩散浓度的控制。
为减小寄生PNP管的寄生电阻Rs,可在高浓度硅上外延低浓度硅作为衬底,抑制自锁效应。
工艺上采用深阱扩散增加基区宽度可以有效降低寄生NPN管的放大倍数;
具体应用时:
使用时尽量避免各种串扰的引入,注意输出电流不易过大。
器件外部的保护措施低频时加限流电阻(使电源电流<30mA)尽量减小电路中的电容值。
(一般C<0.01F)
2、什么是天线效应
在芯片生产过程中,暴露的金属线或者多晶硅(polysilicon)等导体,就象是一根根天线,会收集电荷(如等离子刻蚀产生的带电粒子)导致电位升高。
天线越长,收集的电荷也就越多,电压就越高。
若这片导体碰巧只接了MOS的栅,那么高电压就可能把薄栅氧化层击穿,使电路失效,这种现象我们称之为“天线效应”。
随着工艺技术的发展,栅的尺寸越来越小,金属的层数越来越多,发生天线效应的可能性就越大。
[编辑本段]天线效应的产生机理
在深亚微米集成电路加工工艺中,经常使用了一种基于等离子技术的离子刻蚀工艺(plasmaetching)。
此种技术适应随着尺寸不断缩小,掩模刻蚀分辨率不断提高的要求。
但在蚀刻过程中,会产生游离电荷,当刻蚀导体(金属或多晶硅)的时候,裸露的导体表面就会收集游离电荷。
所积累的电荷多少与其暴露在等离子束下的导体面积成正比。
如果积累了电荷的导体直接连接到器件的栅极上,就会在多晶硅栅下的薄氧化层形成F-N隧穿电流泄放电荷,当积累的电荷超过一定数量时,这种F-N电流会损伤栅氧化层,从而使器件甚至整个芯片的可靠性和寿命严重的降低。
在F-N泄放电流作用下,面积比较大的栅得到的损伤较小。
因此,天线效应(ProcessAntennaEffect,PAE),又称之为“等离子导致栅氧损伤(plasmainducedgateoxidedamage,PID)”。
[编辑本段]天线效应的消除方法
1)跳线法。
又分为“向上跳线”和“向下跳线”两种方式,如图2(b)所示。
跳线即断开存在天线效应的金属层,通过通孔连接到其它层(向上跳线法接到天线层的上一层,向下跳线法接到下一层),最后再回到当前层。
这种方法通过改变金属布线的层次来解决天线效应,但是同时增加了通孔,由于通孔的电阻很大,会直接影响到芯片的时序和串扰问题,所以在使用此方法时要严格控制布线层次变化和通孔的数量。
在版图设计中,向上跳线法用的较多,此法的原理是:
考虑当前金属层对栅极的天线效应时,上一层金属还不存在,通过跳线,减小存在天线效应的导体面积来消除天线效应。
现代的多层金属布线工艺,在低层金属里出现PAE效应,一般都可采用向上跳线的方法消除。
但当最高层出现天线效应时,采用什么方法呢?
这就是下面要介绍的另一种消除天线效应的方法了。
2)添加天线器件,给“天线”加上反偏二极管。
如图2(c)所示,通过给直接连接到栅的存在天线效应的金属层接上反偏二极管,形成一个电荷泄放回路,累积电荷就对栅氧构不成威胁,从而消除了天线效应。
当金属层位置有足够空间时,可直接加上二极管,若遇到布线阻碍或金属层位于禁止区域时,就需要通过通孔将金属线延伸到附近有足够空间的地方,插入二极管。
3)给所有器件的输入端口都加上保护二极管。
此法能保证完全消除天线效应,但是会在没有天线效应的金属布线上浪费很多不必要的资源,且使芯片的面积增大数倍,这是VLSI设计不允许出现的。
所以这种方法是不合理,也是不可取的。
4)对于上述方法都不能消除的长走线上的PAE,可通过插入缓冲器,切断长线来消除天线效应。
在实际设计中,需要考虑到性能和面积及其它因素的折衷要求,常常将法1、法2和法4结合使用来消除天线效应。
2、什么叫窄沟效应?
当JFET或MESFET沟道较短,<1um的情况下,这样的器件沟道内电场很高,载流子民饱合速度通过沟道,因而器件的工作速度得以提高,载流子漂移速度,通常用分段来描述,认为电场小于某一临界电场时,漂移速度与近似与电场强成正比,迁移率是常数,当电场高于临界时,速度饱和是常数。
所以在短沟道中,速度是饱和的,漏极电流方程也发生了变化,,这种由有况下饱和电流不是由于沟道夹断引起的而是由于速度饱和,,别名(科广试题)
3、画出CMOS晶体管的CROSS-OVER图(应该是纵剖面图),给出所有可能的传输特性和转移特性。
(Infineon笔试试题)
4、什么是NMOS、PMOS、CMOS?
什么是增强型、耗尽型MOS?
什么是PNP、NPN?
他们有什么差别?
(仕兰微面试题目)
5、硅栅COMS工艺中N阱中做的是P管还是N管,N阱的阱电位的连接有什么要求?
(仕兰微面试题目)
COMS工艺中N阱中做的是P管,N阱的阱电位的连接的是电源
6、画p-bulk的nmos截面图。
(凹凸的题目和面试)
7、写schematicnote(?
),越多越好。
(凹凸的题目和面试)
8、寄生效应在ic设计中怎样加以克服和利用。
9、请简述一下设计后端的整个流程?
(仕兰微面试题目)
10、画出CMOS的图,画出tow-to-onemuxgate。
(威盛VIA2003.11.06上海笔试试题)
集成电路设计——数字电路
1、集成电路前段设计流程,写出相关的工具。
(扬智电子笔试)
先介绍下IC开发流程:
1.)代码输入(designinput)
用vhdl或者是verilog语言来完成器件的功能描述,生成hdl代码
语言输入工具:
SUMMITVISUALHDL
MENTORRENIOR
图形输入:
composer(cadence);
viewlogic(viewdraw)
2.)电路仿真(circuitsimulation)
将vhd代码进行先前逻辑仿真,验证功能描述是否正确
数字电路仿真工具:
Verolog:
CADENCEVerolig-XL
SYNOPSYSVCS
MENTORModle-sim
VHDL:
CADENCENC-vhdl
SYNOPSYSVSS
MENTORModle-sim
模拟电路仿真工具:
***ANTIHSpicepspice,spectremicromicrowave:
eesoft:
hp
3.)逻辑综合(synthesistools)
逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路;将初级仿真中所没有考虑的门沿(gatesdelay)反标到生成的门级网表中,返回电路仿真阶段进行再仿真。
最终仿真结果生成的网表称为物理网表。
2、写出ASIC前期设计的流程和相应的工具。
(威盛)
3、IC设计前端到后端的流程和eda工具?
4、描述你对集成电路工艺的认识。
(仕兰微面试题目)
5、什么是同步逻辑和异步逻辑?
(汉王笔试)
6、FPGA和ASIC的概念,他们的区别。
(未知)
答案:
FPGA是可编程ASIC。
ASIC:
专用集成电路,它是面向专门用途的电路,专门为一个用户设计和制造的。
根据一
个用户的特定要求,能以低研制成本,短、交货周期供货的全定制,半定制集成电路。
与
门阵列等其它ASIC(ApplicationSpecificIC)相比,它们又具有设计开发周期短、设计
制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点
7、解释setup和holdtimeviolation,画图说明,并说明解决办法。
(威盛VIA2003.11.06上海笔试试题)
Setup/holdtime是测试芯片对输入信号和时钟信号之间的时间要求。
建立时间是指触发器的时钟信号上升沿到来以前,数据稳定不变的时间。
输入信号应提前时钟上升沿(如上升沿有效)T时间到达芯片,这个T就是建立时间-Setuptime.如不满足setuptime,这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿,数据才能被打入触发器。
保持时间是指触发器的时钟信号上升沿到来以后,数据稳定不变的时间。
如果holdtime不够,数据同样不能被打入触发器。
建立时间(SetupTime)和保持时间(Holdtime)。
建立时间是指在时钟边沿前,数据信号需要保持不变的时间。
保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。
如果不满足建立和保持时间的话,那么DFF将不能正确地采样到数据,将会出现
metastability的情况。
如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间,那么超过量就分别被称为建立时间裕量和保持时间裕量。
8、你知道那些常用逻辑电平?
TTL与COMS电平可以直接互连吗?
(汉王笔试)
常用逻辑电平:
12V,5V,3.3V;TTL和CMOS不可以直接互连,由于TTL是在0.3-3.6V之间,而CMOS则是有在12V的有在5V的。
CMOS输出接到TTL是可以直接互连。
TTL接CMOS需要在输出端口加一上拉电阻接到5V或者12V。
9、如何解决亚稳态。
(飞利浦-大唐笔试)
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。
当一个触发器进入亚稳态时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个正确的电平
上。
在这个稳定期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无
用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
10、化简F(A,B,C,D)=m(1,3,4,5,10,11,12,13,14,15)的和。
(威盛)
11、pleaseshowtheCMOSinverterschmatic,layoutanditscrosssectionwithP-wellprocess.Plotitstransfercurve(Vout-Vin)AndalsoexplaintheoperationregionofPMOSandNMOSforeachsegmentofthetransfercurve?
(威盛笔试题circuitdesign-beijing-03.11.09)
12、名词:
sram,ssram,sdram
名词IRQ,BIOS,USB,VHDL,SDR
IRQ:
InterruptReQuest
BIOS:
BasicInputOutputSystem
USB:
UniversalSerialBus
VHDL:
VHICHardwareDescriptionLanguage
SDR:
SingleDataRate
压控振荡器的英文缩写(VCO)。
动态随机存储器的英文缩写(DRAM)。
名词解释,无聊的外文缩写罢了,比如PCI、ECC、DDR、interrupt、pipeline、
IRQ,BIOS,USB,VHDL,VLSIVCO(压控振荡器)RAM(动态随机存储器),FIRIIRDFT(离散
傅立叶变换)或者是中文的,比如:
a.量化误差b.直方图c.白平衡
13、sram,falshmemory,及dram的区别?
(新太硬件面试)
14、设计一个自动售货机系统,卖soda水的,只能投进三种硬币,要正确的找回钱
数。
(1)画出fsm(有限状态机);
(2)用verilog编程,语法要符合fpga设计的要求。
(未知)
15、Howmanyflip-flopcircuitsareneededtodivideby16?
(Intel)16分频?
16、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。
(南山之桥)
17、LATCH和DFF的概念和区别。
18、简述latch和filp-flop的异同。
19、用D触发器做个二分颦的电路.又问什么是状态图。
(华为)
20、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器,15进制的呢?
(仕兰微电子)
21、画状态机,接受1,2,5分钱的卖报机,每份报纸5分钱。
(扬智电子笔试)
22、设计一个自动饮料售卖机,饮料10分钱,硬币有5分和10分两种,并考虑找零:
(1)
画出fsm(有限状态机);
(2)用verilog编程,语法要符合fpga设计的要求;(3)设计
工程中可使用的工具及设计大致过程。
23、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现(实际上就是化
简)。
24、给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有clock的delay,写出决定最大时钟的因素,同时给出表达式。
(威盛VIA2003.11.06上海笔试试题)
25、什么是竞争与冒险现象?
怎样判断?
如何消除?
(汉王笔试)
在组合逻辑中,由于门的输入信号通路中经过了不同的延时,导致到达该门的时间不一致叫竞争。
产生毛刺叫冒险。
如果布尔式中有相反的信号则可能产生竞争和冒险现象。
解决
方法:
一是添加布尔式的消去项,二是在芯片外部加电容。
26、是否接触过自动布局布线?
请说出一两种工具软件。
自动布局布线需要哪些基本元素?
(仕兰微面试题目)
28、我们公司的产品是集成电路,请描述一下你对集成电路的认识,列举一些与集成电路
相关的内容(如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA
等的概念)。
(仕兰微面试题目)
29、说说对数字逻辑中的竞争和冒险的理解,并举例说明竞争和冒险怎样消除。
(仕兰微电子)
30、时钟周期为T,触发器D1的建立时间最大为T1max,最小为T1min。
组合逻辑电路最大延迟为T2max,最小为T2min。
问,触发器D2的建立时间T3和保持时间应满足什么条件。
(华为)
31、pleasedrawthetransistorlevelschematicofacmos2inputANDgateandexplainwhichinputhasfasterresponseforoutputrisingedge.(lessdelay
time)。
(威盛笔试题circuitdesign-beijing-03.11.09)
32、为了实现逻辑(AXORB)OR(CANDD),请选用以下逻辑中的一种,并说明为什
么?
1)INV2)AND3)OR4)NAND5)NOR6)XOR答案:
NAND(未知)
33、一个状态机的题目用verilog实现(不过这个状态机画的实在比较差,很容易误解
的)。
(威盛VIA2003.11.06上海笔试试题)
34、A,B,C,D,E进行投票,多数服从少数,输出是F(也就是如果A,B,C,D,E中1的个数比0多,那么F输出为1,否则F为0),用与非门实现,输入数目没有限制。
、用FSM实现101101的序列检测模块。
(南山之桥)
a为输入端,b为输出端,如果a连续输入为1101则b输出为1,否则为0。
例如a:
0001100110110100100110
b:
0000000000100100000000
请画出statemachine;请用RTL描述其statemachine。
35、一个四级的Mux,其中第二级信号为关键信号如何改善timing。
(威盛VIA2003.11.06上海笔试试题)
36、利用4选1实现F(x,y,z)=xz+yz'。
37、什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?
(汉王笔试)
线与逻辑是两个输出信号相连可以实现与的功能。
在硬件上,要用oc门来实现,由于不用oc门可能使灌电流过大,而烧坏逻辑门。
同时在输出端口应加一个上拉电阻。
38、列举几种集成电路典型工艺。
工艺上常提到0.25,0.18指的是什么?
(仕兰微面试题目)
39、述一下国内的工艺现状。
(仕兰微面试题目)
40、体工艺中,掺杂有哪几种方式?
(仕兰微面试题目)
41、路和异步电路的区别是什么?
(仕兰微电子)
42、辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系。
43、IC设计中同步复位与异步复位的区别。
(南山之桥)
44、ORE与MEELEY状态机的特征。
(南山之桥)
45、域设计中,如何处理信号跨时域。
(南山之桥)
46、reg的setup,hold时间,求中间组合逻辑的delay范围。
(飞利浦-大唐笔试)
Delay 333435、说说静态、动态时序模拟的优缺点。 (威盛VIA2003.11.06上海笔试试题) 47、给出一个门级的图,又给了各个门的传输延时,问关键路径是什么,还问给出输入,使得输出依赖于关键路径。 48逻辑方面数字电路的卡诺图化简,时序(同步异步差异),触发器有几种(区别,优 点),全加器等等。 49、用与非门等设计全加法器。 (华为) 50给出两个门电路让你分析异同。 (华为) 51简单电路实现,当A为输入时,输出B波形为…(仕兰微电子) 43、用波形表示D触发器的功能。 (扬智电子笔试) 44、用传输门和倒向器搭一个边沿触发器。 (扬智电子笔试) 45、用逻辑们画出D触发器。 (威盛VIA2003.11.06上海笔试试题) 46、画出DFF的结构图,用verilog实现之。 (威盛) 47、画出一种CMOS的D锁存器的电路图和版图。 (未知) 48、D触发器和D锁存器的区别。 (新太硬件面试) 51、5253、请画出用D触发器实现2倍分频的逻辑电路? (汉王笔试) 54、怎样用D触发器、与或非门组成二分频电路? (东信笔试) 5556、用filp-flop和logic-gate设计一个1位加法器,输入carryin和current-stage,输出carryout和next-stage. 57、用D触发器做个4进制的计数。 (华为) 58、实现N位JohnsonCounter,N=5。 (南山之桥) 59、60、数字电路设计当然必问Verilog/VHDL,如设计计数器。 61、BLOCKINGNONBLOCKING赋值的区别。 (南山之桥) 65、请用HDL描述四位的全加法器、5分频电路。 (仕兰微电子) 66、用VERILOG或VHDL写一段代码,实现10进制计数器。 67、用VERILOG或VHDL写一段代码,实现消除一个glitch。 68、什么叫做OTP片、掩膜片,两者的区别何在? (仕兰微面试题目) 69你知道的集成电路设计的表达方式有哪几种? (仕兰微面试题目) 70、描述你对集成电路设计流程的认识。 (仕兰微面试题目) 71、简述FPGA等可编程逻辑器件设计流程。 (仕兰微面试题目) 72、TodesignaCMOSinvertorwithbalanceriseandfalltime,pleasedefinetherationofchannelwidthofPMOSandNMOSandexplain? 73、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大? (仕兰微电子) 74、用mos管搭出一个二输入与非门。 (扬智电子笔试) 75、画出NOT,NAND,NOR的符号,真值表,还有transistorlevel的电路。 (Infineon笔 试) 76、用一个二选一mux和一个inv实现异或。 (飞利浦-大唐笔试) 77、画出Y=A*B+C的cmos电路图。 (科广试题) 78、用逻辑们和cmos电路实现ab+cd。 (飞利浦-大唐笔试) 79、画出CMOS电路的晶体管级电路图,实现Y=A*B+C(D+E)。 (仕兰微电子) 80、什么是Setup和Holdup时间? (汉王笔试) 81、setup和holdup时间,区别.(南山之桥) 82、解释setuptime和holdtime的定义和在时钟信号延迟时的变化。 83、画出可以检测10010串的状态图,并verilog实现之。 (威盛) 84、卡诺图写出逻辑表达使。 (威盛VIA2003.11.06上海笔试试题) 85、描述一个交通信号灯的设计。 (仕兰微电子) 86、给出一个简单的由多个NOT,NAND,NOR组成的原理图,根据输入波形画出各点波形。 (Infineon笔试) 笔试/面试题目集合分类--IC设计(流程、工艺、版图、器件) 1、FPGA和ASIC的概念,他们的区别。 (未知) 答案: FPGA是可编程ASIC。 ASIC: 专用集成电路,它是面向专门用途的电路,专门为一个用户设计和制造的。 根据一个用户的特定要求,能以低研制成本,短、交货周期供货的全定制,半定制集成电路。 与门阵列等其它ASIC(ApplicationSpecificIC)相比,它们又具有设计开发周
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