EDA技术实验指导手册.docx
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EDA技术实验指导手册
西安航空职业技术学院
《EDA技术》
实
验
指
导
书
贾佳编
电气工程系
二00七年七月
目录
引言1
实验一基础实验2
实验二8位加法器的设计16
实验三7段数码显示译码器设计17
实验四4位加减法器设计19
实验五序列检测器设计21
实验六8位数码扫描电路设计23
实验七数控分频器的设计26
实验八8位16进制频率计设计28
附A:
实验电路结构图33
附B:
结构图信号与芯片引脚对照表38
引言
QuartusII是Altera提供的FPGA/CPLD开发集成环境,Altera是世界最大的可编程逻辑器件供应商之一。
QuartusII在21世纪初推出,是Altera前一代FPGA/CPLD集成开发环境MAX+plusII的更新换代产品,其界面友好,使用便捷。
Altera®Quartus®II设计软件提供完整的多平台设计环境,能够直接满足特定设计需要,为可编程芯片系统(SOPC)提供全面的设计环境。
QuartusII软件含有FPGA和CPLD设计所有阶段的解决方案,其设计流程如图1所示。
图1QuartusII设计流程
实验一基础实验
一、实验目的
熟悉QuartusⅡ软件设计流程全过程,学习简单组合电路的设计、仿真和硬件测试。
二、实验内容
首先利用QuartusⅡ完成2选1多路选择器的文本编辑输入(mux21a.vhd)和仿真测试等步骤,给出仿真波形。
最后在实验系统上进行硬件测试,验证本项设计的功能。
硬件设置:
选实验电路模式5,用键1(PIO0,引脚号为1)控制s;a接clock0(引脚号为93)、b接clock5(引脚号为16);输出信号y接扬声器speaker(引脚号为129)。
通过短路帽选择clock0接256Hz信号,clock5接1024Hz。
最后进行编译、下载和硬件测试实验(通过选择键1控制s,可使扬声器输出不同音调)。
三、实验报告
根据实验内容,写出实验报告,包括编译仿真波形、分析结果以及硬件测试实验结果。
四、实验步骤
1.创建工程准备工作
(1)新建一个文件夹
任何一项设计都是一项工程(Project),都必须首先为此工程建立一个放置与此工程相关的所有设计文件的文件夹。
此文件夹将被EDA软件默认为工作库(WorkLibrary)。
一般地,不同的设计文件项目最好放在不同的文件夹中,而同一工程的所有文件都必须放在同一文件夹中,如图1-1所示。
图1-1新建文件夹
注意:
文件夹名不能用中文,也最好不要用数字。
(2)输入源程序
①原理图输入
打开QuartusⅡ,选择File→New。
在New窗口中的DeviceDesignFiles选项卡中选择编译文件的类型,这里选择BlockDiagram/SchematicFile选项,如图1-2所示,然后在原理图编辑窗口中输入例1-1。
图1-2选择原理图编辑输入
例1-1
在原理图编辑器中输入各种符号的方法是:
双击原理图编辑器空白处,弹出如图1-3所示符号(Symbol)窗口,在其中选择需要的各种元件,单击OK。
图1-3符号窗口
②VHDL语言输入
打开QuartusⅡ,选择File→New。
在New窗口中的DeviceDesignFiles选项卡中选择编译文件的类型,这里选择VHDLFile选项。
然后在VHDL文本编辑窗口中输入例1-2所示的VHDL程序。
例1-2
(3)文件保存
选择File→SaveAs命令,找到已设立的文件夹,存盘文件名应该与实体名一致,即mux21a.vhd或mux21a.bdf。
当出现问句“Doyouwanttocreat……”(如图1-4所示)时,若单击“是”按钮,则直接进入创建工程流程。
若单击“否”按钮,可按一下方法创建工程流程。
以下操作流程为单击“否”按钮。
图1-4选择编辑文件的语言类型,输入源程序并存盘
2.创建工程
(1)打开建立新工程管理窗口。
选择File→NewProjectWizard命令,即弹出设置窗口,如图1-5所示,单击Next,弹出图1-6,分别输入存储路径,工程名称,当前工程顶层文件的实体名。
图1-5工程窗口
图1-6创建工程
(2)将设计文件加入工程中。
单击图1-6的Next,在弹出的图1-7中单击Filename栏后的按钮,将与工程相关的所有VHDL文件或原理图文件(如果有)
加入此工程,即得到如图1-7所示的情况。
图1-7将所有相关的文件都加入工程
图1-8选择目标器件EP1C3T144C8
(3)选择目标芯片。
见图1-8所示。
注意:
工程的后缀为*.qpf。
3.编译
QuartusⅡ编译器是由一系列处理模块构成的,这些模块负责对设计项目的检错、逻辑综合、结构综合、输出结果的编辑配置,以及时序分析。
在这一过程中,将设计项目适配到FPGA/CPLD目标器中,同时产生多种用途的输出文件,如功能和时序信息文件,器件编程的目标文件等。
编译器首先检查出工程设计文件中可能的错误信息,以供设计者排除,然后产生一个结构化的以网表文件表达的电路原理图文件。
图1-9编译
图1-10查错
4.查错
当图1-10弹出的对话框显示程序出现错误时,单击“确定”按钮后,可在下方的消息框中查看错误,双击错误,可以定位到程序中出现错误的位置。
5.时序仿真
工程编译通过后,必须对其功能和时序性质进行仿真测试,以了解设计结果是否满足原设计要求。
以VWF文件方式的仿真流程的详细步骤如下:
(1)打开波形编辑器。
选择File→New命令,在New窗口中选择OtherFiles选项卡中的VectorWaveformFile选项,如图1-11所示,单击OK按钮,即出现空白的波形编辑器,如图1-12所示注意将窗口扩大,以便观察。
图1-11选择编辑矢量波形文件
图1-12波形编辑器
(2)设置仿真时间区域。
选择Edit→EndTime命令,在弹出的窗口中的Time文本框中输入100,单位选μS,如图1-13所示。
单击OK按钮,结束设置。
图1-13设置仿真时间长度
(3)波形文件存盘。
选择File→SaveAs命令,将以默认名为mux21a.vwf的波形文件存入文件夹mux21下。
(4)将工程mux21a的端口信号节点选入波形编辑器中。
用鼠标双击图1-12波形编辑器左边空白处,弹出的对话框如图1-14所示,单击NodeFinder按钮,弹出图1-15(a),单击List按钮,将工程节点打开,最后,将需要仿真的端口节点选中,单击≥按钮,如图1-15(b),结束后单击OK,关闭窗口。
图1-14节点插入窗口
图1-15(a)选择需要仿真的端口节点
图1-15(b)确定需要仿真的端口节点
(5)编辑输入波形。
如图1-16所示。
图1-16设置输入仿真波形
(6)启动仿真器,观察仿真结果。
选择Processing→StartSimulation命令,知道出现Simulationwassuccessful,仿真结束,见图1-17所示。
图1-17仿真波形输出
注意:
QuartusⅡ的仿真波形文件(*.vwf)与波形仿真报告文件(SimulationReport)是分开的。
6.引脚锁定
为了能对2选一电路进行硬件测试,应将其输入输出信号锁定在芯片确定的引脚上,编译后下载。
选择Assignments→Pins命令,弹出图1-18,开始进行引脚锁定。
双击TO栏的《new》,在出现的下拉菜单中分别选择本工程要锁定的端口信号名;然后双击Location栏的《new》,在出现的下拉列表中选择对应端口信号名的器件引脚号,引脚内容已在实验内容部分给出。
图1-18引脚锁定窗口
7.编程下载
将编译产生的SOF格式配置文件配置进FPGA中。
进行硬件测试的步骤如下:
(1)打开编程窗和配置文件。
首先将实验系统和并口通信线连接好,打开电源。
选择Tool→Programmer命令,弹出如图1-19所示的编程窗口。
在Mode中选择JTAG,并选中下载文件右侧的第一个小方框。
注意要仔细核对下载文件路径与文件名。
如果此文件出错或没有出现,可单击左侧的AddFile按钮,手动选择配置文件mux21a.sof。
图1-19选择编程下载文件
(2)设置编程器。
若在图1-19的HardwareSetup按钮后没有出现ByteBlastMV[LPT1]项,单击此按钮,弹出图1-20,若在Currentlyselectedhardware右侧显示NoHardware,则必须加入下载方式。
即单击AddHardware按钮,在弹出的窗口中单击OK按钮,再在如图1-21所示的窗口双击ByteBlastMV,使Currentlyselectedhardware右侧显示ByteBlastMV[LPT1]。
图1-20加入编程下载方式
图1-21双击选中的编程方式
(3)硬件测试。
单击图1-19左侧的Strat按钮,下载sof配置文件。
实验二8位加法器的设计
一、实验目的
熟悉利用QuartusⅡ设计简单组合电路,学习VHDL的元件例化语句,掌握层次化设计的方法。
二、实验内容
首先利用QuartusⅡ分别完成半加器、或门、全加器的设计,再使用元件例化语句利用已获得的1位全加器构成8位加法器,最后在实验系统上进行硬件测试,验证本项设计的正确性。
硬件设置:
选实验电路模式1,用键2(PIO4~7,引脚号为5~7、10)和键1(PIO0~3,引脚号为1~4)输入8位加数,用键4(PIO12~15,引脚号为35~38)和键3(PIO8~11,引脚号为11、32~34)输入8位被加数;数码6(PIO20~23,引脚号为47~50)和数码5(PIO16~19,引脚号为39~42)显示加和;D8(PIO39,引脚号为84)显示进位cout8。
最后进行编译、下载和硬件测试实验。
三、实验报告
根据实验内容,写出实验报告,包括自行设计的8位加法器程序、分析结果以及硬件测试实验结果。
四、实验步骤
将实验一中的源程序输入部分改为8位加法器程序输入即可。
注:
8位加法器的实体名可自行命名,但注意顶层实体名要和项目名称一致。
实验三7段数码显示译码器设计
一、实验目的
学习7段数码显示译码器设计;学习VHDL的CASE语句应用及多层次设计。
二、实验内容
说明例3-1中各语句的含义,以及该例的整体功能。
在QuartusⅡ上对该例进行编辑、编译、综合、适配、仿真,给出其所有信号的时序波形。
硬件设置:
选实验电路模式6,用数码8显示译码输出(PIO46~40,引脚号为105、103、99~96、85),键8(PIO13,引脚号为36)、键7(PIO12,引脚号为35)、键6(PIO11,引脚号为34)、键5(PIO10,引脚号为33)四位控制输入。
最后进行编译、下载和硬件测试实验。
三、实验报告
根据实验内容,写出实验报告,包括编译仿真波形、分析结果以及硬件测试实验结果。
四、实验步骤
将实验一中的源程序输入部分改为7段数码显示译码器程序输入即可。
五、课后思考题
利用元件例化语句,按图3-1的方式连接成顶层设计电路(用VHDL表述),图中的CNT4B是一个4位二进制加法计数器;模块DECL7S即为例3-1实体元件。
注意图3-1中的tmp是4位总线,led是7位总线。
对于引脚锁定和实验,选用模式6,用数码8显示译码输出,用键3作为时钟输入(每按2次键为一个时钟脉冲),或直接接时钟信号clock0。
图3-1计数器和译码器连接电路的顶层文件原理图
例3-1
实验四4位加减法器设计
一、实验目的
熟悉利用QuartusⅡ的原理图输入方法设计组合电路,并通过4位加减法器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。
二、实验内容
首先利用QuartusⅡ完成例4-1所示4位加减法器的原理图输入(subadd_v.bdf),其中全加器full_add符号是由例4-2生成的电路符号文件,进行仿真测试,给出仿真波形。
最后在实验系统上进行硬件测试,验证本项设计的功能。
硬件设置:
选实验电路模式1,用键2(PIO4~7,引脚号为5~7、10)和键1(PIO0~3,引脚号为1~4)分别输入4位加数和被加数或被减数和减数,键8(PIO49,引脚号为108)做为加减控制端,数码6(PIO20~23,引脚号为47~50)显示和或差;D8(PIO39,引脚号为84)显示进位或借位。
最后进行编译、下载和硬件测试实验。
三、实验报告
根据实验内容,写出实验报告,包括编译仿真波形、分析结果以及硬件测试实验结果。
四、实验步骤
将实验一中的源程序输入部分改为4位加减法器原理图输入即可。
例4-1
例4-2
实验五序列检测器设计
一、实验目的
学习用状态机实现简单电路的设计方法,在设计序列检测器的基础上,了解一般状态机的设计与应用。
二、实验原理
序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号,当序列检测器连续收到一组串行二进制码后,如果这组码与检测器中预先设置的码相同,则输出1,否则输出0。
三、实验内容
首先利用QuartusⅡ完成序列检测器文本编辑输入(SCHK.vhd),见例5-1。
最后进行引脚锁定,并在实验系统上进行硬件测试,验证本项设计的功能。
硬件设置:
选实验电路模式8,用键7(PIO11,引脚号为34)控制复位信号CLR;键6(PIO9,引脚号为32)控制状态机工作时钟CLK;待检测串行序列数输入DIN(PIO10,引脚号为33)左移,最高位在前;指示输出AB接数码管8(PIO47~44,引脚号为106、105、103、99)。
下载后:
①按实验板“系统复位”键;②用键2和键1输入2位十六进制待测序列数“11100101”(显示于数码2/1和发光管D0~D8);③按键7复位(平时数码8指示显“B”);④按键6(CLK)8次,这时若串行输入的8位二进制序列码与预制码“11100101”相同,则数码8应从原来的B变为A,表示序列检测正确,否则仍为B.
四、实验报告
根据实验内容,写出实验报告,包括分析结果以及硬件测试实验结果,并回答课后思考题。
五、实验步骤
将实验一中的源程序输入部分改为序列检测器程序输入即可。
六、课后思考题
如何将此程序改为随时可变检测密码。
(提示:
用键4和键3做为外部密码设定输入)
例5-1
实验六8位数码扫描电路设计
一、实验目的
学习硬件扫描显示电路设计。
二、实验原理
图6-1所示的是8位数码扫描显示电路,其中每个数码管的8个段:
h、g、f、e、d、c、b、a(h是小数点)都分别连在一起,8个数码管分别由8个选通信号K1、K2、...K8来选择。
被选通的数码管显示数据其余关闭。
如在某一时刻,K3为高电平,其余选通信号为低电平,这是仅K3对应的数码管显示来自段信号端的数据,而其它7个数码管呈现关闭状态。
根据这种电路状况,如果希望在8个数码管显示希望的数据,就必须使得8个选通信号K1、K2、…K8分别被单独选通,并在此同时,在段信号输入口加上希望在该对应数码管上显示的数据,于是随着选通信号的扫变,就能实现扫描显示的目的。
图6-18位数码扫描显示电路
三、实验内容
首先利用QuartusⅡ完成8位数码扫描显示电路的文本编辑输入(SCAN_LED.vhd)。
最后在实验系统上进行硬件测试,验证本项设计的功能。
例6-1是8位数码扫描显示电路的程序,其中CLK是扫描时钟;SG为7段控制信号,由高位至低位分别接g、f、e、d、c、b、a7个段;BT是位选控制信号,分别接8个选通信号:
K1、K2、…K8。
程序中CNT8是一个3位计数器,作扫描计数信号,由进程P2生成;进程P3是7段译码查表输出程序,进程P1是对8个数码管选通的扫描程序,例如当CNT8等于“001”时,K2对应的数码管被选通,同时,A被赋值3,再由进程P3译码输出“1001111”,显示在数码管上即为“3”;当CNT8扫变时,将能在8个数码管上显示数据“13579BDF”。
硬件设置:
实验电路模式不限,参考图6-1,SG的8个段分别与PIO49、PIO48、…、PIO42(高位在右,引脚号为108、107、106、105、103、99、98),BT的8个位分别与PIO34、PIO35、…、PIO41(高位在左,引脚号为75、76、77、78、83、84、85、96);CLK接CLOCK0(引脚号为93),选择16384HZ。
将JDSP短路帽向下插,实验结束后恢复。
(在扬声器下方)
四、实验报告
根据实验内容,写出实验报告,包括分析结果以及硬件测试实验结果,并回答课后思考题。
五、实验步骤
将实验一中的源程序输入部分改为8位数码扫描显示电路设计输入即可。
六、课后思考题
根据8位数码扫描显示电路的特点,每次只能有一个数码管显示数据,请问你在8个数码管上看到数码现象,为什么?
为了能够明确的观察到数码管依次扫描点亮,应对电路进行怎样的修改?
例6-1
实验七数控分频器的设计
一、实验目的
学习数控分频器的设计、分析和测试方法。
二、实验原理
数控分频器的功能就是在当输入端给定不同输入数据时,将对输入的时钟信号有不同的分频比,数控分频器就是用计数值可并行预置的加法计数器设计完成的,方法是将计数溢出位与预置数加载输入信号相接即可。
三、实验内容
首先利用QuartusⅡ完成数控分频器的文本编辑输入(DVF.vhd)(见例7-1),最后在实验系统上进行硬件测试,验证本项设计的功能。
硬件设置:
选实验电路模式1,用键2(PIO4~7,引脚号为5~7、10)和键1(PIO0~3,引脚号为1~4)负责输入8位预置数;CLK由clock0(引脚号为93)输入,频率选65536或更高(确保分频后落在音频范围);输出FOUT接扬声器(SPEAKER,引脚号为129)。
编译下载后进行硬件测试:
改变键2/键1的输入值,可听到不同音调的声音。
四、实验报告
根据实验内容,写出实验报告,包括分析结果以及硬件测试实验结果,并回答课后思考题。
五、实验步骤
将实验一中的源程序输入部分改为数控分频器设计输入即可。
六、课后思考题
说明分频器实现原理。
例7-1
实验八8位16进制频率计设计
一、实验目的
设计8位16进制频率计,学习较复杂的数字系统设计方法。
二、实验原理
根据频率的定义和频率测量的基本原理,测定信号的频率必须有一个脉宽为1秒的输入信号脉冲计数允许的信号;1秒计数结束后,计数值被锁入锁存器,计数器清0,为下一测频计数周期作好准备。
测频控制信号可以由一个独立的发生器来产生,即图8-2中的FTCTRL。
根据测频原理,测频控制时序如图8-1所示。
设计要求是:
FTCTRL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号,并对频率计中的32位二进制计数器COUNTER32B(图8-2)的ENABLE使能端进行同步控制。
。
当CNT_EN高电平时允许计数;低电平时停止计数,并保持其所计的脉冲数。
在停止计数期间,首先需要一个锁存信号LOAD的上跳沿将计数器在前1秒中的计数值锁存进锁存器REG32B中,并由外部的16进制7段译码器译出,显示计数值。
设置锁存器的好处是数据显示稳定,不会由于周期性的清0信号而不断闪烁。
锁存信号后,必须有一清0信号RST_CNT对计数器进行清零,为下1秒的计数操作作准备。
三、实验内容
利用QuartusⅡ分别完成例8-1、例8-2和例8-3,再结合例8-4完成频率计的完整设计和硬件实现。
硬件设置:
选实验电路模式5,8个数码管以16进制形式显示测频输出;待测频率输入FIN由clock0(引脚号为93)输入,频率选择4HZ、256HZ…50MHZ等;1HZ测频控制信号CLK1HZ可由clock2(引脚号为12)输入(用跳线选1HZ)。
注意,这时8个数码管的测频显示值是16进制的。
四、实验报告
根据实验内容,写出实验报告,包括分析结果以及硬件测试实验结果,并回答课后思考题。
五、实验步骤
将实验一中的源程序输入部分改为8位16进制频率计设计输入即可。
六、课后思考题
描述图8-1各时序控制信号的作用以及相互之间的关系。
图8-1频率计测频控制器FTCTRL测控时序图
图8-2频率计电路框图
例8-1
例8-2
例8-3
例8-4
附A:
实验电路结构图
附图1实验电路结构图NO.0
附图2实验电路结构图NO.1
附图3实验电路结构图NO.2
附图4实验电路结构图NO.3
附图5实验电路结构图NO.4
附图6实验电路结构图NO.5
附图7实验电路结构图NO.6
附图8实验电路结构图NO.7
附图9实验电路结构图NO.8
附图10实验电路结构图NO.9
附B:
结构图信号与芯片引脚对照表
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