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Multisim7快速入门第10章
第10章在数字电路设计中的应用
数字电路在工程上得到广泛应用,数字电路的设计是学习的难点和重点。
本章主要通过Multisim7在数字电路设计中的一些典型应用,深入理解数字电路的基本理论,掌握数字电路测试和仿真的常用方法,为真实电路设计和调试奠定基础。
10.1组合逻辑电路仿真实例
数字电路分为组合逻辑电路和时序逻辑电路两大类。
组合逻辑电路指任何时刻电路的输出值仅取决于各输入变量取值的某种组合,其特点如下:
●功能与时间因数无关;
●无记忆元件,没有记忆能力;
●无反馈支路,输出为输入的单值函数;
本节就一些典型的组合逻辑电路的工作原理和应用通过Multisim7进行仿真分析,以了解组合逻辑电路的工作原理和仿真分析方法。
10.1.1译码器原理及应用仿真
译码器是在数字组合逻辑电路设计中广泛使用的元件,把一组二进制代码翻译成特定的信号。
如常用的地址译码器,就是通过译码器把计算机地址总线翻译成各个端口地址,计算机才能知道读写哪个地址端口。
本节通过对138译码器的仿真分析,了解译码器工作原理和使用方法。
表10-1 138译码器真值表
输入
输出
G1
G2A+G2B
CBA
Y0Y1Y2Y3Y4Y5Y6Y7
0
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
000
001
010
011
100
101
110
111
11111111
11111111
01111111
10111111
11011111
11101111
11110111
11111011
11111101
11111110
2.138译码器原理
首先建立如图10-1所示译码器电路,该电路有一块集成138译码芯片,其逻辑符号如图10-1中的U1所示。
其中A,B,C是输入端,G1,G2A,G2B是控制端,只有当G1为高电平,G2A、G2B为低电平时,译码器才工作。
Y0-Y7是输出端,外接小灯泡X1-X7,灯泡亮表示输出为高电平,熄灭表示为低电平,根据输入的信号不同,不同的小灯泡熄灭。
其输入输出关系见138译码器的真值表10-1所示。
当A,B,C为不同的值时,Y0-Y7对应引脚为低电平,小灯泡熄灭,其余引脚为高电平继续亮,即每次只能熄灭一个灯泡。
下面通过仿真来验证该译码器的真值表,操作步骤如下:
图10-1 138译码器电路
(1)在图10-1中的G2A、GS2B为低电平,G1为高电平,根据真值表该电路能够工作,在图10-1中所示状态下,A=0,B=0,C=0,Y0应为低,其所连接灯泡熄灭,其余引脚为高,所连接灯泡亮。
(2)激活该电路,灯泡X1熄灭。
现令A=1,B=0,C=0,即把开关J1打到高电平,发现灯泡X2熄灭,说明Y1为低电平,和真值表吻合。
同理,根据真值表,不同的A、B、C输入对应的输出就会为低,灯泡会熄灭。
(3)把开关D打到低电平,所有灯泡全亮;开关E,F任何一个打到高电平,灯泡都全亮。
3.138译码器构成一位全加器
下面把138译码器组把成一位全加器(如图8-2所示),实现两个二进制数的相加。
全加器真值表如表10-2所示,其中A,B为两个加数,C为低位产生的进位,S为和,CO为A,B,C相加产生的进位。
当C有进位时,A,B又产生进位,则C就向CO进位。
布尔方程为:
表示当三个输入相同时为0,不同为1。
表示输入三个数中至少有两个为1时就有进位。
根据全加器真值表10-2,在S输出项有1、2、4、7项不为0,有S=
=Y1Y2Y4Y7,同理在CO输出项有3、5、6、7项不为0,则有S=Y3Y5Y6Y7。
因此,在138译码器输出端接74LS20(4与非门)实现全加器功能。
表10-1 一位全加器真值表
输入
输出
ABC
SCO
000
010
100
110
001
011
101
111
00
10
10
01
10
01
01
11
图10-2 138译码器构成的一位全加器电路
创建该全加器电路如图10-2所示,此处用字信号发生器来模拟输入的数字信号,输入和输出都接上小灯泡便于观察高低电平变化,138译码器的G1端接高电平,G2A、G2B端接地。
在图10-2中X1灯泡对应的是求和端S,灯泡X2对应的是进位端CO。
下面对该电路功能进行仿真验证,具体步骤如下:
(1)双击图中字信号发生器图标,弹出如图10-3所示的对话框,设置输出频率为1kHz,16进制,触发方式选择内触发,采用单步输出。
(2)单击图10-3中“Set”按钮,弹出如图10-4所示的对话框,设置为UPCounter(向上计数),BufferSize大小为7,初始值为00000000,表示从初始值开始按逐个加一递增的方式产生7个不同的数。
单击Accept。
图10-3 信号发生器主面板设置 图10-4 字信号发生器输出长度设置
(3)激活电路,观察结果,每点击一次Step,表示产生一组二进制数,从字信号发生器的右侧地址栏可看出,当前产生脉冲为00000004(16进制数),表示A=0,B=0,C=1,对应真值表10-2的值S=1,CO=0,从下图10-5中可看出X1灯泡亮,而X2熄灭,和真值表10-2结果吻合,再单击“Step”按钮,会看到X1灯泡熄灭,而X2亮。
图10-5 一位全加器电路输出结果
10.1.2加法器和比较器仿真分析
1.加法器
前面已经用138译码器创建了一位二进制全加器,下面使用组合逻辑门电路来创建。
由前面的全加器真值表10-2和布尔方程为可知,要用门电路实现,需要两个异或门实现求和端S的功能,三个与门实现进位端CO的功能。
从CMOS元件库里面选出所需要元件,创建电路如图10-6所示。
该电路的信号输入端A、B、C接逻辑转换仪的输入端,输出端CO接逻辑转换仪的输出端(逻辑转换仪最右边一个端子)。
图10-6 门电路构成的一位全加器电路
仿真分析步骤如下:
(1)双击图10-6中逻辑转换仪,再单击“
”图标(该图标表示从逻辑门转换成真值表),则该逻辑门电路转换成真值表,得到进位端CO真值表如图10-7所示,该真值表和全加器真值表10-2中CO的值完全吻合,说明该电路实现了全加器进位功能。
图10-7 门电路构成的一位全加器进位端CO的真值表
(2)把逻辑转换仪的输出端接到图10-6中的S端,再单击“逻辑转换仪”(
)图标,得到S的真值表如图10-8所示,和全加器真值表10-2中S的结果一致,说明该电路实现了全加器求和功能。
图10-8 门电路构成的一位全加器求和端S的真值表
(3)单击“逻辑转换仪”(
)图标(该图标表示从真值表到最简表达式),则把真值表转换成最简单表达式,如图10-9中最下面一行所示。
该表达式实际上就是A,B,C相异或的表达式。
读者可把逻辑转换仪输出接到CO端,验证得到的最简表达式是否和前面的给出的全加器CO逻辑表达式一致。
图10-9 门电路构成的一位全加器最简表达式
2.比较器
门电路组成的一位数值比较器有三种可能性,其真值表如表10-3所示,布尔表达式为:
●A
●A=B(A=1、B=1或A=0、B=0),则有A
B=1
●
A>B(A=1、B=0),则有AB=1
表10-1 比较器真值表
输入
输出
AB
Y(AB)
00
01
10
11
010
100
001
010
根据布尔表达式,创建一位比较器电路如图10-10所示。
图10-10 一位比较器电路
仿真分析步骤如下:
(1)首先查看Y(A〈B〉的输出结果,双击图中逻辑转换仪,再单击“
”图标,则电路转换成真值表,得到真值表如图10-11所示,单击“
”图标,得到最简逻辑表达式,结果如图10-11中最后一行,该真值表和逻辑表达式和前面分析一致。
图10-11 一位比较器电路逻辑转换仪分析Y(A〈B〉端输出结果
(2)分别把逻辑转换仪输出接到Y(A=B)和Y(A>B)端,再查看真值表和逻辑表达式,得到结果如图10-12和10-13所示,和前面得到的逻辑表达式和表10-3对应的输出结果一致。
图10-12 逻辑转换仪分析Y(A=B)端输出结果图10-13 逻辑转换仪分析Y(A>B)端输出结果
10.2时序逻辑电路仿真实例
数字系统除了包括组合逻辑电路外,还有时序逻辑电路。
时序逻辑电路的输出状态不仅和输入有关,还与系统原先的状态有关。
时序逻辑电路常用的基本单元和电路是触发器和计数器,本节就以一些典型的计数器和触发器的工作原理和应用通过Multisim7进行仿真分析,以了解时序逻辑电路的原理和仿真设计方法。
10.2.1计数器设计与仿真
计数器在数字电路设计中得到广泛应用,是构成时序逻辑电路的基本电路。
包括二进制、10进制、24进制和60进制等,下面通过一些典型应用说明计数器的工作原理和设计方法。
1.十进制计数器设计
常用的集成10进制同步计数器有74HC162(同步清零),74HC160(异步清零),集成二进制四位计数器为74HC161(异步清零),74HC163(同步清零)。
它们依靠时钟脉冲的上升沿触发,其中A,B,C,D为预先设置的初始值,当LOAD端为低时,初始值有效。
CLR为清零端,低电平有效。
RCO为进位端,当输出全为1时,RCO为高电平。
下面采用74HC162来创建一个10进制同步计数器,该芯片逻辑符号如图10-14中U1所示。
从CMOS库里找到该元件,并把外围电路搭建好,得到如图10-14所示电路,令A=B=C=D=0,表示从零开始计数,用函数发生器产生100Hz,5V的脉冲来模拟时钟脉冲,用一个与非门产生进位脉冲,当QAQBQCQD=1001(10进制数为9)时,QA=1,QD=1通过与非门后变为0,从而使LOAD端为低,把初始值0000又重新置入,计数器又从零开始计数。
激活电路,观察到数码管从0-9间循环显示。
改变与非门U2A的输入可构置其他进制的计数器。
图10-14 10进制同步计数器
2.60进制计数器设计
下面通过一块7490集成计数器芯片构建一60进制计数器,创建电路如图10-15所示。
图10-15 60进制计数器
该芯片是二-五-十进制异步计数器芯片,其逻辑符号如图中U1和U2所示,其中INA是时钟脉冲输入端,与QA组成二进制计数器。
INB也是时钟脉冲输入端,与QAQBQCQD组成五进制计数器。
R01、R02是异步清零控制端,高电平有效。
R91、R92是置位端,如同为高电平则把初始值置9。
60进制计数器应包括两个数码管显示:
一个显示个位(左边数码管),一个显示10位(右边数码管)。
个位是十进制计数器,10位为六进制计数器,因此用两片7490实现60进制计数器功能。
图10-15中U1的接法实现的是一个十进制计数器,因为QA和INA可组成二进制计数器,而INB和QAQBQCQD可组成五进制计数器,把两个计数器串联实现一个十进制计数器功能。
因此图10-15中把U1的QA和INB连在一起,当U1计数到达10从而时,QD为高,从而产生进位脉冲输入到U2的INA端,实现了逢十进一功能。
U2实现的是六进制计数器功能,当QAQBQCQD=0110(十进制数为6)时,通过与门U3A后输出为1,这时U1和U2的R01和R02同为高,同时置零,重新开始从0计数。
启动仿真开关后,左边数码管从0-9循环显示,逢十进位到右边数码管,右边数码管显示十位,当达到60时,数码管又从零开始显示,实现了六十进制计数器功能。
3.24进制计数器设计
24进制计数器设计和60进制计数器设计类似,创建24进制计数器电路如图10-16所示。
分别用两个数码管显示,一个显示个位,一个显示10位。
个位是十进制计数器,10位为二进制计数器,因此用两片7490实现。
图中U1的接法实现的是一个十进制计数器,U2的接法实现的是二进制计数器。
当计数到24时,开始清零并重新计数。
其中“4”对应于U1的QC=1,即0100(10进制数为4),“2”对应于U2的QB=1,即0010(10进制数为2),当这两个端子同为1时,说明计数到了24,使U1和U2的R01和R02同为高,同时置零重新开始计数。
图10-16 24进制计数器
启动电路,看到左边数码管从0-9循环显示,右边从0-2显示,当达到24时,数码管又从零开始计数。
调整函数信号发生器输出频率可以改变数码管显示速度。
10.2.2分频器设计与仿真
分频器的作用是改变时钟脉冲的频率,当需要某个特定的时钟频率时,往往采用分频器来实现。
分频电路实际上是计数器,如果要使用10分频,那就需要十进制计数器,二分频就需要二进制计数器。
下面通过10分频和二分频电路为例来说明分频电路的仿真和设计方法。
1.10分频电路
首先创建10分频电路如图10-17所示,该电路是由三个10进制计数器构成,当U1计数到10时,QD产生输出脉冲,其频率和输入信号频率相差10倍,再通过输入到U2,U2的QD端输出脉冲频率比输入又减少10倍,再连到U3,再降低10倍,因此该电路最终可实现1/1000分频。
下面通过仿真来验证分析结果,分析步骤如下:
图10-17 10分频电路
将图10-17中三路输出信号接到逻辑分析仪的输入端,双击逻辑分析仪,弹出如图10-18所示对话框,对逻辑分析仪参数进行设置如下:
图10-18 逻辑分析仪参数设置
●输入时钟设置区:
Clock/Div设置显示每格脉冲个数,此处设置5个,单击“Set”按钮,将弹出如图10-19所示对话框,设置为内触发,频率10kHz,触发前采样100个点,其它保持默认设置,单击“Accept”按钮。
●触发设置区:
单击Trigger区的“Set”按钮,弹出如图10-20所示对话框,此处设置为上升沿触发。
其他保持默认,单击“Accept”按钮。
图10-19 逻辑分析仪时钟设置图10-20 逻辑分析仪触发设置
启动仿真开关,双击逻辑分析仪图标,得到如图10-21所示波形,从图10-21中可看出,输入时钟脉冲位于面板最下部,10分频器U1、U2和U3的三个输出端位于面板上部,第一个分频器U1输出为节点4,其频率和时钟频率相差10倍。
由于U2和U3的输出频率太低,不容易看到,可以调整面板上的Clock/Div(每格显示时钟脉冲个数)栏设置,可观察到每级都实现了10分频,三级串联实现了1/1000分频。
图10-21 10分频器逻辑分析仪输出结果
2.二分频电路
下面采用74HC160实现二分频,创建电路如图10-22所示,该电路实际上是一个四位二进制计数器,每输入一个时钟脉冲,记数一次,输入时钟频率和QA、AB、QC,QD的频率依次相差2倍。
图10-22 二分频电路
启动电路,双击逻辑分析仪,得到结果如图10-23所示,图10-23中2、6、7、8对应图10-22中的输出节点,从波形可看出,输入时钟和QA、QB、QC、QD频率依次相差两倍。
因此利用该电路可得到2的倍数分频,如果想要更大倍数分频,可采用多片74HC160级连。
图10-23 二分频器逻辑分析仪器输出结果
10.2.3触发器原理及仿真分析
触发器是构成时序逻辑电路的基本元件,能够存储一位二进制信息,因此,触发器的输出状态不仅和输入有关,而且和电路原来的状态有关。
触发器按其稳定工作状态可分为双稳态触发器,单稳态触发器和无稳态触发器(也称多谐振荡器)。
双稳态触发器按其逻辑功能可分为RS触器发、JK触发器、D触发器、T触发器等。
下面对其中两种基本的触发器的工作原理、逻辑功能及应用进行
仿真分析。
1.RS触发器原理及应用
1)工作原理
图10-24 基本RS触发器
基本RS触发器是由两个与非门交叉连接而成的,其逻辑符号电路如图10-24所示,Q是输出端,触发器的状态是由Q的状态决定的。
其中S为直接置1端,R是直接复0端,都是低电平有效。
该触发器有如下功能:
●可置“1”:
当S=0、R=1时,触发器输出Q=1。
●可置“0”:
当S=1、R=0,触发器Q=0。
●能记忆:
当S=R=1时,触发器状态不变,即原有状态被存储起来。
●有不定态:
当S=R=0时,触发器状态为不定状态。
2)RS触发器构成消陡动单脉冲发生器
创建电路如图10-25所示,RS触发器与机械开关构成的消陡动单脉冲发生器,RS触发器由两个与非门构成,当开关J2在5V与地间来回通断,在S端会形成脉冲,但是由于一般的机械开关会因为弹性回跳,在J2与触点间形成若即若离的抖动状态,相当于产生多个负脉冲,因此直接用机械开关产生脉冲会形成抖动产生毛刺。
下面在Multisim7里面模拟触发器消除尖脉冲的原理。
图10-25 RS触发器构成消陡动单脉冲发生器
仿真步骤如下:
(1)启动仿真开关,反复按下键盘A,B键(即令开关J1、J2同时动作),得到S端和Q端输出波形如图10-26所示。
图10-26 RS触发器构成消陡动单脉冲发生器输出波形
(2)为了模拟机械开关抖动情况,把示波器时基调到10mS/Div。
当从图10-25中所示开关位置同时按下键盘【A】、【B】键后,反复快速按下键盘【B】键(模拟机械开关抖动),并再次同时反复按下键盘【A】、【B】键,得到波形如图10-27所示,图10-27中的尖脉冲模拟机械开关抖动,从波形可看出尽管输入S端出现很多尖脉冲,但输出Q端没有出现。
因为有了RS触发器,当开关J1,J2首次拨动时,状态从图10-25中所示位置S=1,R=0转到S=0,R=1,使Q从0到1,以后尽管开关J2反复拨动(模拟机械开关弹性回跳),使S在0、1间跳动,但是因为R=1,所以Q状态不变。
图10-27 消陡动单脉冲发生器S端抖动的输出波形
(3)同理模拟Q从1到0,R的抖动对Q的影响,把示波器B通道接到R端,将开关J1,J2设置成如图10-28中所示位置R=1,S=0。
图10-28 RS触发器构成消陡动单脉冲发生器(Q=1)
(4)启动仿真开关,按下键盘B键,此时S=1,R=1,输出端Q的波形不会变化,反复按下【A】键(模拟机械开关触点抖动),此时R端波形会出现许多尖脉冲,然后反复同时按下键盘【A】、【B】键,使R端和S端在0、1间变化,从而使输出端Q翻转,得到波形如图10-29所示,从该图中可看出,尽管R端有尖脉冲,但是因为此时S=1,故Q端保持不变。
因此RS触发器具有消除抖动作用。
图10-29 消陡动单脉冲发生器R端抖动的输出波形
2.D触发器原理及应用
1)D触发器基本原理
D触发器具有保持功能,在时钟上升沿到来之前维持前面状态,上升沿到来之后随着D变。
其逻辑符号如图10-30中U1A所示,4端为置1端,D为信号输入端,3端为时钟输入,1端为清零端。
图10-30 D触发器电路
下面通过仿真来说明D触发器的功能。
仿真操作步骤如下:
(1)首先建立电路如图10-30所示,将集成D触发器74LS74的4、1端接低电平,使其工作,将开关J2接高电平,此时D端信号为高电平。
(2)将逻辑分析仪接在D触发器的D端和Q端观察输入输出时序。
(3)启动仿真开关,双击逻辑分析仪,用鼠标单击原理图中空白处(目的是为了使开关J2能动作),按下键盘【B】键将开关J2反复通断,使输入端D产生脉冲信号,得到波形如图10-31所示。
(4)逻辑分析仪中2节点为D端输入的波形,7节点为Q端输出的波形。
从波形可看出,当时钟脉冲上升沿到来时,如果D=1,则Q=1,如果D=0,则Q=0。
图10-31 D触发器电路输入输出时序
2)D触发器构成的智力抢答器
建立智力竞赛抢答电路如图10-32所示,该电路能鉴别出4路数据中的第1个到来者,而对随之而后到来的其他数据信号不再传输和做出响应。
至于哪一位数据最先到来,则可从小灯泡的指示看出,该电路主要用于智力竞赛抢答器中。
图10-32 智力竞赛抢答电路
图10-32所示电路全部由CMOS库中CMOS4000系列芯片构成,包括四锁存D型触发器4042BD,4输入端与非门4012BD、或非门400lBT。
4042BD的E0端为时钟输入端、E1端为极性端、D为输入端、Q为输出端,其真值表如表10-4所示。
表10-1 4D触发器真值表
E0(时钟)
E1(极性端)
Q
0
0
D
上升沿
0
锁存
1
1
D
下降沿
1
锁存
电路工作时,开关J6断开,使4042BD的极性端E1处于高电平“1”。
E0端电平由D0~D3和复位开关产生的信号决定。
复位开关J5闭合时,4001BD的②脚接地为低电平,由于J1~J4均为关断状态,D0~D3均为低电平“0”状态,所以
~
为高电平“1”状态,时钟端E0为高电平“1”状态,此时D触发器输出为0,灯泡全不亮。
当有人抢答时,Q0~Q3中必有一端最先处于高电平“1”状态,则
~
必有一个处于低电平“0”状态,使4012BD的输出脚为高电平“l”状态,此时由于复位开关J5是闭合的,因此或非门4001BT输出为低电平,从而迫使E0为低电平“0”状态,相当于CP脉冲下降沿的作用,根据真值表10-4所示,此时输入的高电平信号被锁存,对应的小灯泡变亮。
电路对以后的信号便不再响应。
下面对该电路进行仿真测试,其步骤如下:
(1)开关JI~J4全部断开即输入全部为低电平,开关J6断开,令E1为高电平,复位开关J5闭合,等待输入信号。
(2)启动仿真,发现此时灯泡全部不亮,随便按下JI~J4开关中的一个,发现对应的灯泡变亮,即该路有人抢答,此时再按下其他开关,对应灯泡不会变亮,说明该电路只能响应最先的一路输入,实现了抢答功能。
(3)灯泡亮后,需要对抢答电路进行复位,使灯泡熄灭(请确认),以便于下次抢答。
此时令JI~J4全部断开,即输入全部为0,令开关J6闭合一次后,即令E1端为0,由于此时E0端也为0,由D触发器真值表可知,输出Q为0,灯泡熄灭,可以开始下次抢答。
10.3555定时器应用电路的设计与仿真
555集成定时器属中规模集成电路,它将模拟功能和数字功能结合在一起,外接电阻、电容后,可方便地构成单稳、多谐和施密特触发器,使用灵活、功能齐全,输出电流大(100-200mA),因而在定时、检测、报警、家用电器、电子玩具和波形产生和变换方面得到了广泛的应用。
555定时器有双极型和CMOS两种类型。
双极型定时器具有较大的驱动能力,电源电压范围为5-16V;而CMOS定时器具有较低的功耗和较高的输入电阻,电源电压范围为3-18V,负载电流在4mA以下。
常用的555定时器如LM555H其逻辑符号如图10-33中U1所示,其引脚功能如下:
●管脚1为接地端;
●管脚2为低电平触发输入端TRI,当输入电平低于VCC/3或VCO/2时,输出OUT为高电平;
●管脚3为输出端OUT;
●管脚4为复位端RST。
当RST=0时,OUT=0;
●管脚5为控制电压输入端CON;
●管脚6为高电平触发端THR。
当该端电平高于2VCO/3时
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