第一章常用逻辑电平及基本输入输出结构.docx
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第一章常用逻辑电平及基本输入输出结构
第一章常用逻辑电平与其根本输入输出结构
第一节常用逻辑电平
表示数字电压的高、低电平通常称为逻辑电平。
要了解逻辑电平的容,首先要知道以下几个概念的含义。
(1)输入高电平门限(Vih):
保证逻辑门的输入为高电平时所允许的最小输入高电平,当输入电平高于Vih时,那么认为输入电平为高电平。
(2)输入低电平门限(Vil):
保证逻辑门的输入为低电平时所允许的最大输入低电平,当输入电平低于Vil时,那么认为输入电平为低电平。
(3)输出高电平门限(Voh):
保证逻辑门的输出为高电平时的输出电平的最小值,逻辑门的输出为高电平时的电平值都必须大于此Voh。
(4)输出低电平门限(Vol):
保证逻辑门的输出为低电平时的输出电平的最大值,逻辑门的输出为低电平时的电平值都必须小于此Vol。
(5)阈值电平(Vt):
数字电路芯片都存在一个阈值电平,就是电路刚刚勉强能翻转动作时的电平。
它是一个界于Vil、Vih之间的电压值,对于CMOS电路的阈值电平,根本上是二分之一的电源电压值,但要保证稳定的输出,那么必须要求输入高电平>Vih,输入低电平 该电平只是用来表征数字电路芯片的特性,实际硬件电路设计过程中具有实际意义的是Vih和Vil。 对于一般的逻辑电平,Vih、Vil、Voh、Vol以与Vt的关系为: Voh>Vih>Vt>Vil>Vol。 (6)Ioh: 逻辑门输出为高电平时的负载电流〔为拉电流〕。 (7)Iol: 逻辑门输出为低电平时的负载电流〔为灌电流〕。 (8)Iih: 逻辑门输入为高电平时的电流〔为灌电流〕。 (9)Iil: 逻辑门输入为低电平时的电流〔为拉电流〕。 常用的逻辑电平有: TTL、CMOS、ECL、PECL、LVDS、LVPECL、RS232、RS422、RS485、CML、SSTL、HSTL等。 其中: (1)TTL和CMOS的逻辑电平按典型电压可分为四类: 5V系列、3.3V系列、2.5V系列和1.8V系列,3.3V的TTL电平和CMOS电平通常称为LVTTL和LVCMOS。 (2)RS232/RS422/RS485是串口(UART)的电平标准,RS232是单端输入输出,RS422和RS485是差分输入输出。 (3)ECL、PECL、LVPECL、LVDS、CML是差分输入输出电平。 (4)SSTL主要用于DDR存储器,HSTL主要用于QDR存储器。 电平标准参数如下表所示,不同厂商生产的芯片,逻辑电平参数可能会略有不同,建议使用过程过查看芯片手册进一步确认。 逻辑电平 Vcc Vih Vil Voh Vol TTL 5.0V 2.0V 0.8V 2.4V 0.5V LVTTL 3.3V 2.0V 0.8V 2.4V 0.4V LVTTL 2.5V 1.7V 0.7V 2.0V 0.2V LVTTL 1.8V 1.17V 0.63V 1.35V 0.45V CMOS 5.0V 3.5V 1.5V 4.45V 0.5V LVCMOS 3.3V 2.0V 0.8V 2.4V 0.4V LVCMOS 2.5V 1.7V 0.7V 2.0V 0.4V LVCMOS 1.8V 1.17V 0.63V 1.35V 0.45V ECL 0V/Vee=-5.2V -1.24V -1.36V -0.88V -1.72V PECL 5V 3.78V 3.64V 4.12V 3.28V LVPECL 3.3V 2.27V 1.68V 2.27V 1.68V LVPECL 2.5V 1.47V 0.88V 1.47V 0.88V RS232 5V 3.0V -3.0V 5.0V -5.0V RS485/RS422 3.3V/5V 1.9V 1.8V 3.3V 0.3V LVDS 3.3V/5V 1.252V 1.249V 1.252V 1.249V SSTL18 1.8V 1.025V 0.775V 1.5V 0.3V HSTL18 1.8V 0.95V 0.55V 1.1V 0.4V CML 3.3V 3.3V 2.9V 3.3V 2.9V 由上表可见,常用的差分信号电平标准LVPECL、LVDS、CML的输入和输出端具有一样的门限参数。 这是由产生差分信号的硬件结构决定的,下一节详细说明。 第二节根本输入输出结构 除电源引脚外,芯片管脚的功能分为低速的普通输入/输出引脚(GPIO)、高速的时钟引脚和高速数据信号引脚等。 目前主流CMOS芯片的低速和高速引脚均是基于MOS管结构,只是低速引脚的结构相对简单,高速引脚通常采用差分方式,结构相对复杂。 低速GPIO引脚的结构主要包括OD门输出结构与Push-Pull推挽式输出结构,高速时钟引脚和高速数据信号引脚的结构主要包括LVPECL、LVDS、CML结构。 下面对这几种主要输入输出结构进展详细分析。 CMOS器件根本输入引脚的结构如下列图所示。 由上图可见,CMOS器件的根本输入引脚连接到部CMOS管的栅极上。 由于栅极和沟道之间是很薄的二氧化硅层,极易被击穿,而输入电阻高达1012ohm以上,输入电容为几皮法,只要外界有很小的静电源都会在输入端积累电荷而将栅极击穿。 因此,CMOS器件的不用管脚不能悬空。 门电路输出极在集成单元不接负载电阻而直接引出作为输出端,这种形式的门称为开路门。 开路的TTL、CMOS、ECL门分别称为集电极开路〔OC〕、漏极开路〔OD〕、发射极开路〔OE〕,使用时应审查是否需要接上拉电阻〔OC、OD门〕或下拉电阻〔OE门〕,以与电阻阻值是否适宜。 OC/OD/OE门工作原理相仿,下面以OC门为例进展说明。 OC门的输出结构如下列图所示,引脚部输出和地之间有个N沟道的MOSFET,并以该MOSFET的漏极为输出。 OC门的作用主要有两方面: (1)线与(wire-AND): OD门实现线与的原理如下列图所示。 由上图可见,当IC1、IC2、IC3只要有一个输出低电平时,输出引脚将通过输出低电平的OD门的MOSFET下拉到地,使得不管其他部电平如何,最终都会输出低电平,实现了线与的功能。 线与的功能在实际硬件电路设计中应用时,用来完成两个逻辑上具有“与〞关系的信号。 (2)电平转换: 如下列图中所示,输出电压由VCC2决定,VCC2可以大于输入高电平电压VCC1,也可以低于输入高电平电压VCC1。 因此完成了电平转换。 由OD门结构图可见,假设没有外接上拉电阻,那么OD门只能输出‘0’,不能输出‘1’。 即只能漏电流(吸电流),不能集电流(灌电流)。 因此,实际使用过程中,通常需外接上拉电阻,如IIC总线的SDA和SCL信号,只有外接上拉电阻才能够获得总线空闲状态。 上拉电阻阻值RL应满足下面条件: RL<〔VCC-Voh〕/〔n*Ioh+m*Iih〕 RL>〔VCC-Vol〕/〔n*Iol+m*Iil〕 其中n为线与的开路门数;m为被驱动的输入端数。 当输出电平为低时,N沟道三极管是导通的,这样在Vcc和GND之间有一个持续的电流流过上拉电阻R和三极管Q1。 这会影响整个系统的功耗。 采用较大值的上拉电阻可以减小电流。 但是,但是大的阻值会使输出信号的上升时间变慢。 即上拉电阻Rpull-up的阻值决定了逻辑电平转换的沿的速度。 阻值越大,速度越低功耗越小。 反之亦然。 实际设计过程中,该上拉电阻消耗的功耗通常占整个系统功耗的很小一局部,因此应主要考虑速度的要求,根据总线的建立/保持时间要求,选择合理的阻值。 另一种常见的输出结构为推挽式输出结构(push-pull),如下列图所示。 由图可见,实际上部是用了两个晶体管,此处分别称为toptransistor和bottomtransistor。 通过开关对应的晶体管,输出对应的电平。 toptransistor翻开〔bottomtransistor关闭〕,输出为高电平;bottomtransistor翻开〔toptransistor关闭〕,输出低电平。 Push-pull即能够漏电流〔sinkcurrent〕,又可以集电流〔sourcecurrent〕。 其也许有,也许没有另外一个状态: 高阻抗状态。 除非Push-pull需要支持额外的高阻抗状态,否那么不需要额外的上拉电阻。 此处有必要对高阻态进展说明。 高阻态指的是不影响连接到该点的其他信号的状态,对于推挽式输出即指两个晶体管均不导通的状态。 假设不外接上拉电阻,那么部输出‘1’时,bottomtransistor导通,部输出‘0’时,toptransistor导通,不会存在两个均不导通的稳定状态。 因此,假设需要实现高阻态,需要外接上拉电阻。 和开漏输出相比,push-pull的上下电平由IC的电源低定,不能简单的做逻辑操作等。 且一条总线上只能有一个push-pull输出的器件。 在CMOS电路里面应该叫CMOS输出更适宜,因为在CMOS里面的push-pull输出能力不可能做得双极那么大。 输出能力看IC部输出极N管P管的面积。 push-pull是现在CMOS电路里面用得最多的输出级设计方式。 回想一下在对控制器进展编程时,尤其是对CPLD/FPGA进展硬件管脚约束时,我们知道: 常见的GPIO模式可以配置为open-drain或push-pull,具体实现上,可以通过配置对应的存放器的某些位来配置为open-drain或是push-pull(ARM中),也可以通过编写约束文件来实现(CPLD/FPGA中)。 当我们通过CPU去设置那些GPIO的配置存放器的某位〔bit〕的时候,其GPIO硬件IC部的实现是,会去翻开或关闭对应的toptransistor。 相应地,如果设置为了open-drain模式的话,是需要上拉电阻才能实现,也能够输出高电平的。 因此,如果硬件部〔internal〕本身包含了对应的上拉电阻的话,此时会去关闭或翻开对应的上拉电阻。 如果GPIO硬件IC部没有对应的上拉电阻的话,那么你的硬件电路中,必须自己提供对应的外部〔external〕的上拉电阻。 而push-pull输出的优势是速度快,因为线路〔line〕是以两种方式驱动的。 而带了上拉电阻的线路,即使以最快的速度去提升电压,最快也要一个常量的R×C的时间。 其中R是电阻,C是寄生电容〔parasiticcapacitance〕,包括了pin脚的电容和板子的电容。 但是,push-pull相对的缺点是往往需要消耗更多的电流,即功耗相对大。 而open-drain所消耗的电流相对较小,由电阻R所限制,而R不能太小,因为当输出为低电平的时候,需要sink更低的transistor,这意味着更高的功耗。 〔此段原文: becausethelowertransistorhastosinkthatcurrentwhentheoutputislow;thatmeanshigherpowerconsumption.〕而open-drain的好处之一是,允许你short多个open-drain的电路,公用一个上拉电阻,此种做法称为wired-OR连接,此时可以通过拉低任何一个IO的pin脚使得输出为低电平。 为了输出高电平,那么所有的都输出高电平。 此种逻辑,就是“线与〞的功能,可以不需要额外的门〔gate〕电路来实现此局部逻辑。 【open-drain和push-pull的总结】 对于GPIO的模式的设置,在不考虑是否需要额外的上拉电阻的情况下,是设置为open-drain还是push-pull,说到底,还是个权衡的问题: 如果你想要电平转换速度快的话,那么就选push-pull,但是缺点是功耗相对会大些。 如果你想要功耗低,且同时具有“线与〞的功能,那么就用open-drain的模式,但是缺点是速度相对慢一些。 〔同时注意GPIO硬件模块部是否有上拉电阻,如果没有,需要硬件电路上添加额外的上拉电阻〕 正所谓,转换速度与功耗,是鱼与熊掌,二那么不可兼得焉。 对于目前主流的CMOS芯片,输出结构主要包括open-drain和push-pull两种结构。 而push-pull结构和模电中所讲的CMOS结构是一致的,即PMOS+NMOS结构。 这个概念需要区分开。 ECL电路是一种非饱和型的数字逻辑电路,电路晶体管工作在线性区或截止区,速度不受少数载流子的存储时间的限制,所以它是现有各种逻辑电路中速度最快的,能满足高达10Gbps的工作速率。 LVPECL电平标准尚未规化,各厂商之间性能差异较大,因此建议设计中已各厂商的datasheet为准。 ◆LVPECL逻辑电平的输入结构如下列图所示。 由上图可见,LVPECL的输入结构是一个基于三极管的差分对(差分放大器)。 该差分对共模输入电压需偏置到(VCC-1.3V),这样允许的输入信号电平动态围最大。 三极管的输出特性曲线如下列图所示。 我们知道三极管的偏置电平(直流工作点)直接影响着三极管放大器的性能,在直流工作点处三极管的交流小信号增益为: 大信号描述: 对于实际的器件,其电流电压特性都是非线性的。 对BJT而言,集电极电流与VBE是指数关系,而对于MOS而言,饱和区漏极电流与VGS是平方关系。 非线性描述也就是大信号描述。 小信号描述: 我们知道,非线性方程是很难求解的,因此引入了小信号描述。 小信号描述是对大信号描述利用Taylor展开后取一次近似,在直流偏置点附近对模型进展线性化处理。 既然我们是在偏置点附近做近似,那么得到的线性模型参数就与偏置点的选取密切相关,这也正是我们在小信号分析前先进展大信号分析找出工作点的原因。 =>大信号用来确定直流工作点,然后用小信号模型确定直流工作点处的交流增益,即交流小信号增益。 在实际电路中,由于干扰信号和噪声的存在,以与一些寄生效应的影响,人们很难准确控制直流电平的大小,这直接影响了单端放大器的性能。 为了解决这个问题,可以采用一种新的电路结构——差分结构。 如下列图所示。 差分放大器有两个输入端Vi1、Vi2,两个输出端Vo1、Vo2;输入管T1和T2的发射极不是接地电位,而是共同接在电流源I上。 它是对称的双端输入-双端输出放大器,这种对称结构叫做差分结构。 当放大器的两个输入端直流偏置电平相等时,那么根据电路的对称性,两个输出端的直流电平也相等。 直流偏置: 交流电力系统中存在直流电流或电压成分的现象称为直流偏置。 在交流信号中存在直流信号成分的现象也是直流偏置。 直流偏置电压: 指晶体管放大电路中使晶体管处于放大状态时,基极-射极之间与集电极-基极之间应该设置的电压。 因为要使晶体管处于放大状态,其基极-射极之间的PN结应该正偏,集电极-基极之间的PN结应该反偏。 因此,设置晶体管基射结正偏、集基结反偏,使晶体管工作在放大状态的电路,简称为偏置电路〔可以理解为设置正反偏的电路〕。 而使晶体管工作在放大状态的关键是其基极电压,因此,基极电压又称为偏置电压。 又由于使晶体管工作在放大状态的电压设置是由其没有信号时直流电源提供的。 因此,晶体管的直流偏置电压可以这么定义: 晶体管未加信号时,其基极与发射极之间所加的直流电压称为晶体管的直流偏置电压。 由于电路结构的对称性,左半边电路和右半边电路流过的直流电流都是I/2。 即使加在差分电路两个输入端的直流电平发生变化,只要保持两个输入端的直流偏置电平一样,那么两边电路的电流仍然保持不变,还是I/2。 这样电路的偏置电流不变,输入管的电阻和输出电阻都不变,于是放大器的增益也就不变了。 所以差分电路的一个重要优点就是克制了偏置电平变化带来的影响,使得放大器的性能保持稳定。 下面具体分析该差分放大器的工作原理。 (1)当VI1 随着VI1的增大,T1管开启,并进入放大区,电流I1上升,输出电平VO1下降。 相应地,T2管中的电流I2开场下降,输出电平VO2上升。 在这一段,电流I1 (2)当VI1=VI2时,就是直流偏置状态。 (3)当VI1>VI2时,T1和T2管的情况正好相反,I1趋近偏置电流I,VO1趋近VDD-RDI。 T2管逐渐从放大区进入截止区,I2趋近0,VO2趋近VDD。 综上,LVPECL的输入结构中三极管工作于放大状态(线性区)和截止状态(截止区),不会进入饱和区。 也就是说LVPECL是一种工作于非饱和状态的电路结构。 同时,由于三极管的基极电流较小,所以三极管差分放大器的输入阻抗较高。 另外,由于差分对管轮流导通,从整个电路的角度看没有静止状态,因此LVPECL的功耗较大。 即以功耗换速度。 输入电阻是用来衡量放大器对信号源的影响的一个性能指标。 输出电阻用来衡量放大器带负载能力的强弱。 输入电阻越大说明放大器从信号源取的电流越小,放大器输入端得到的信号电压也越大,即信号源电压衰减的少。 输出电阻用来衡量放大器带负载能力的强弱。 当放大器将放大了的信号输出给负载电阻时,放大器可以等效为具有阻Ro的信号源,由这个信号源向RL提供输出信号电压和输出信号电流。 Ro称为放大器的输出电阻,它是从放大器输出端向放大器本身看入的交流等效电阻。 ◆LVPECL的输出结构如下列图所示。 可见,LVPECL的输出结构包含一个差分放大器和一对射随器。 输出射随器工作在正电源围,其直流电流始终存在,这样有利于提高开关速度,保持较快的关断时间。 LVPECL输出的适当端接是连接50ohm电阻至(VCC-2V)电平,在这种端接条件下,OUT+与OUT-的典型值为(VCC-1.3V),因此LVPECL的差分输出信号摆幅约为+/-800mV(VCC-1.3V-VCC+2V=0.7V),且输出直流电流约为14mA(0.7V/50ohm)。 LVPECL的输出阻抗很低,典型值约为4~5ohm,这说明它有很强的驱动能力。 需要说明的是,由于射随器高输入阻抗的特性,电流源提供的电流大小并不影响差分输出信号的摆幅,这与LVDS的原理是不同的。 因此,我们通常不关心LVPECL部电流源的大小。 射随器: 射极输出的结构,由于输出电压与输入电压根本一样而得名。 射随器的输入阻抗高,对前级电路的影响小,输出阻抗低,带负载能力强。 LVDS是一种低摆幅的差分信号技术,IEEE在两个标准ANSI/TIA/EIA-644中对LVDS信号进展了定义,推荐最大速率为655Mbps,理论极限速率为1.923Mbps。 ◆LVDS的输入结构如下列图所示。 由上图可见,LVDS的输入端是一个由NMOS差分对管组成的差分放大器。 由MOSFET的工作原理可知,MOSFET的栅极电流为0,因此,LVDS的输入端对外呈现高阻态(即输入阻抗非常高)。 在LVDS过在输入端端接100ohm匹配电阻产生350mV的差模电压,同时电流经过差分线的另一条流回发送端。 当发送端进展状态变化时,通过改变流经匹配电阻的电流方向产生有效的上下状态。 使用LVDS时需要注意查看芯片datasheet是否具有部匹配电阻,如没有必须外接100ohm匹配电阻。 ◆LVDS输出结构如下列图所示。 由上图可见,LVDS的输出端是CMOS差分放大器构成的推挽式输出。 其中电流源为3.5mA,即LVDS属于电流驱动模式。 综上,LVDS属于电流驱动-电压接收模式。 在LVDS发送端和接收端的物理接口中,设置偏置电平(共模电压)为0-2.4V,典型值为1.2V(结构图中未示出)。 较低的差分信号摆幅使得LVDS具有较快的传输速度(电容充/放电时间相对缩短)。 ◆MAXIM与TI的CML输入结构分别如下列图所示。 由上图可见,不同公司的CML输入结构略有不同,但主要都包括一个差分放大器。 这与LVDS与LVPECL的输入结构大致一样,且都需要有上拉电阻将共模电压拉至正常值。 但CML、LVDS与LVPECL的共模电压不同。 ◆CML输出结构分别如下列图所示。 由上图可见,CML输出结构是基于开漏输出的NMOSFET与16mA电流源。 输出需要通过上拉电阻上拉至VCC,这是因为NMOS只能驱动下降沿。 电流源用于改变电流值,从而驱动负载。 输出电压摆幅由负载决定。 上拉电阻一般选择为50ohm,因此差分电压摆幅为800mV。 【LVPECL、LVDS和CML的总结】 1.差分电压摆幅与共模电压(偏置电平)不同,如下列图所示。 其中LVDS的摆幅典型值为350mV,400mV也为常用值。 2.LVPECL为射随器输出(电压驱动),LVDS为推挽式输出(电流驱动: 3.5mA),CML为开漏输出(电流驱动: 16mA)。 因此,功耗与速度如下列图所示。 3.LVPECL是基于三极管结构的,且工作于非饱和状态。 因此,状态的切换最快,最高工作速度可达10Gbps。 但由于端接比拟复杂,端接电阻会导致在高速路经上引入分支,因此不适用于超高速的应用(10Gbps以上)。 同时,由于三极管与MOS管不同的工作原理(三极管基于载流子的重新分配),因此LVPECL的功耗较大。 即LVPECL的优势是速度快。 LVDS的优势是功耗低。 CML的优势是端接方便,但由于其输出电压是由上拉电阻决定的,因此只能进展点对点传输,不能进展点对多点传输,否那么将改变差分信号摆幅。 第三节不同逻辑电平间的互连 在不同逻辑电平器件之间进展互连时主要考虑以下几点: (1)电平关系: 必须保证在各自的电平围工作,否那么,不能满足正常逻辑功能,严重时会烧毁芯片。 (2)驱动能力: 必须根据器件的特性参数仔细考虑、计算和试验,否那么很可能造成隐患,在电源波动、受到干扰时系统就会崩溃。 (3)时延特性: 在高速信号进展逻辑电平转换时,会带来较大的延时,设计时一定要充分考虑其容限。 (4)选用电平转换逻辑芯片时应慎重考虑,反复比照。 通常逻辑电平转换芯片为通用转换芯片,可靠性高,设计方便,简化了电路,但对于具体的设计电路一定要考虑以上三种情况,合理选用。 TTL和CMOS的逻辑电平关系如下列图所示。 3.3V逻辑器件的输出电平参数在小电流负载时上下电平分别接近电源电压和地电平(类似LVCMOS输出电平),在大电流负载时输出电平参数那么接近LVTTL电平参数。 因此此处,3.3VTTL/CMOS逻辑电平可以看成3.3VTTL电平。 由上表可见: (1)5VTTL输入到5VCMOS时,不能直接连接。 可以使用上拉5V电阻的方式解决,或者使用AHCT系列器件(为5VTTL输入、5VCMOS输出)进展转换。 这是由于5VTTL的VOH=2.4V<5VCMOS的VIH=3.5V,5VTTL的VOL=0.5V<5VCMOS的VIL=1.5V。 (2)5VCMOS输入到5VTTL时可以直接连接。 这是由于5VCMOS的VOH=4.44V>5VTTL的VIH=2V,5VCMOS的VOL=0.5V<5VTTL的VIL=0.8V。 (3)3.3VTTL与5VTTL的逻辑电平门限大致一样,因此3.3VTTL输入到5VCMOS时,需要处理,5VCMOS输入到3.3VTTL时可以直接连接。 高速差分接口的互连方式主要有两种: 直流耦合和交流耦合。 直流耦合用于当共模电压不造成问题,且为了防止耦合电容造成的阻抗不连续。 交流耦合用于消除共模电压,主要用于不同的逻辑电平,并假定一个直流平衡的信号模式。 ◆CML->CML (1)直流耦合: 如果接收器和发送器之间采用一样的VCC电源,CML驱动器输出可以直流耦合到CML接收器输入,
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