EDA课程设计报告电子钟VHDL 设计.docx
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EDA课程设计报告电子钟VHDL设计
EDA课程设计报告(电子钟VHDL设计)
作者:
dang168时间:
2008-10-05
EDA课程设计报告
-----电子钟VHDL设计
一设计要求
设计一个电子钟,要求可以显示时、分、秒,用户可以设置时间.
二.实验目的
1.掌握多位计数器相连的设计方法。
2.掌握十六进制,二十四进制,六十进制计数器的设计方法。
3.掌握CPLD技术的层次化设计方法。
4.了解软件的元件管理含义以及模块元件之间的连接概念。
5.掌握电子电路一般的设计方法,并了解电子产品的研制开发过程,基本掌握电子电路安装和调试的方法。
6.培养独立分析问题,解决问题的能力。
三.硬件要求
1.8位8段扫描共阴极数码显示管。
2.三个按键开关(清零,调小时,调分钟)。
四.设计原理
数字钟是一个将“时”“分”“秒”显示于人的视觉器官的计时装置。
它的计时周期为24小时;显示满刻度为23时59分59秒,另外具备校时功能和报时功能。
因此,一个基本的数字钟电路主要由“时”“分”“秒”计数器校时电路组成。
将标准秒信号送入“秒计数器”,“秒计数器”采用60进制计数器,每累加60秒发送一个“分脉冲”信号,该信号将被送到“时计数器”。
“时计数器”采用24进制计数器,可实现对一天24小时的累计。
译码显示电路将“时”“分”“秒”计数器的输出状态六段显示译码器译码。
通过六位LED七段显示器显示出来。
校时电路器是用来对“时”“分”“秒”显示数字进行校时调整的。
在同一CPLD芯片口集成如下电路模块:
1.电子钟计数采用层次化设计,将设计任务分成若干个模块。
规定每一模块的功能和各模块之间的接口。
(1)second(秒) 60进制BCD码计数
(2)minute(分) 60进制BCD码计数
(3)hour (时) 24进制BCD码计数
(4)clock top 顶层设计
同时整个计数器有清零,调时,调分功能。
2.端口引脚名称
输入 clk,reset,setmin,sethour
输出 second—daout,minute-daout,
hour-daout
五.设计原理图
逻辑功能图:
输入:
CLK—时钟脉冲,RESET—复位信号,SETMIN—分加1信号,
SETHOUR—秒加1信号
输出:
SECOND_DAOUT—秒输出,MINUTE_DAOUT—分输出,
HOUR_DAOUT—时输出
时序仿真:
程序主要运用计数器完成,在时钟脉冲的作用下,完成时钟功能,由时序图可以看出每一个时钟脉冲上升沿秒加1,当接收到reset信号,即reset为高电平,所有计数为零,并重新计数,setmin和sethour可以完成调节时钟功能,都是高电平调节,每来一个脉冲,相应的时或分加1。
硬件验证:
利用MAX+plusII把程序写入实验板,根据上面的输入输出引脚,锁定到芯片引脚。
本实验运用的芯片是EPF10K10LC84-4,还有利用了6个LED显示,分别显示时、分、秒各两个,没有利用译码器,利用的LED是8引脚的。
本次验证利用实验板的模式7,根据板的说明书,锁定引脚并下载程序。
按下板的复位按钮,时钟开始运行,由跳线帽可以选择频率设定时钟的快慢。
LED上可以显示时钟,由锁定的引脚所对应的按钮可以锁定时钟时间和复位。
六.设计过程
(一)各模块的说明:
1.SECOND模块:
用来对秒进行计时,当记到计数器的低四位为1001时,若高三位不是101时,则秒计数器加7,目的是使计数值变为BCD码。
若高三位是101时,则有一进位。
当计数器的低四位不为1001时,计数器加1。
SECOND模块给MINUTE的时钟由SETMINUTE和它本身记到60的进位两部分组成。
SECOND模块源程序如下:
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitysecondis
port(clk,reset,setmin:
instd_logic;
enmin:
outstd_logic;
daout:
outstd_logic_vector(6downto0)
);
endentitysecond;
architecturefunofsecondis
signalcount:
std_logic_vector(6downto0);
signalenmin_1,enmin_2:
std_logic;
begin
daout<=count;
enmin_2<=(setminandclk);
enmin<=(enmin_1orenmin_2);
process(clk,reset,setmin)
begin
if(reset='1')thencount<="0000000";
elsif(clk'eventandclk='1')then
if(count(3downto0)="1001")then
if(count<16#60#)then
if(count="1011001")then
enmin_1<='1';count<="0000000";
else
count<=count+7;
endif;
else
count<="0000000";
endif;
elsif(count<16#60#)then
count<=count+1;
enmin_1<='0'after100ns;
else
count<="0000000";
endif;
endif;
endprocess;
endfun;
2.MINUTE模块:
用来对分进行计时,当记到计数器的低四位为1001时,若高三位不是101时,则分计数器加7,目的是使计数值变为BCD码。
若高三位是101时,则有一进位。
当计数器的低四位不为1001时,计数器加1。
MINUTE模块的时钟由SETMIN和SECOND记到60的进位两部分组成。
MINUTE模块源程序如下:
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityminuteis
port(clk,reset,clk1,sethour:
instd_logic;
enhour:
outstd_logic;
daout:
outstd_logic_vector(6downto0)
);
endentityminute;
architecturefunofminuteis
signalcount:
std_logic_vector(6downto0);
signalenhour_1,enhour_2:
std_logic;
begin
daout<=count;
enhour_2<=(sethourandclk1);
enhour<=(enhour_1orenhour_2);
process(clk,reset,sethour)
begin
if(reset='1')thencount<="0000000";
elsif(clk'eventandclk='1')then
if(count(3downto0)="1001")then
if(count<16#60#)then
if(count="1011001")then
enhour_1<='1';count<="0000000";
else
count<=count+7;
endif;
else
count<="0000000";
endif;
elsif(count<16#60#)then
count<=count+1;
enhour_1<='0'after100ns;
else
count<="0000000";
endif;
endif;
endprocess;
endfun;
3.HOUR模块:
用来对时进行计数,当记到计数器的低四位为1001时,若高三位小于010时,则时计数器加7,目的是使计数值变为BCD码。
当计数器的高三位小于010,低四位小于1001时,计数器加1;若当计数器记到0100100时,则有一进位。
HOUR模块的时钟由SETHOUR和MINUTE记到60的进位两部分组成。
HOUR模块源程序如下:
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityhouris
port(clk,reset:
instd_logic;
daout:
outstd_logic_vector(5downto0)
);
endentityhour;
architecturefunofhouris
signalcount:
std_logic_vector(5downto0);
begin
daout<=count;
process(clk,reset)
begin
if(reset='1')then
count<="000000";
elsif(clk'eventandclk='1')then
if(count(3downto0)="1001")then
if(count<16#23#)then
count<=count+7;
else
count<="000000";
endif;
elsif(count<16#23#)then
count<=count+1;
else
count<="000000";
endif;
endif;
endprocess;
endfun;
4.顶层CLOCK_TOP模块:
用来对元件进行例化,以及对端口进行映射。
HOUR模块源程序如下:
libraryieee;
useieee.std_logic_1164.all;
entityclock_topis
port(clk,reset,setmin,sethour:
instd_logic;
second_daout,minute_daout:
outstd_logic_vector(6downto0);
hour_daout:
outstd_logic_vector(5downto0)
);
endclock_top;
architectureaofclock_topis
componentsecond
port(clk,reset,setmin:
instd_logic;
daout:
outstd_logic_vector(6downto0);
enmin:
outstd_logic);
endcomponent;
componentminute
port(clk,reset,clk1,sethour:
instd_logic;
enhour:
outstd_logic;
daout:
outstd_logic_vector(6downto0));
endcomponent;
componenthour
port(clk,reset:
instd_logic;
daout:
outstd_logic_vector(5downto0));
endcomponent;
signalenmin_re,enhour_re:
std_logic;
begin
u1:
secondportmap(reset=>reset,
clk=>clk,
setmin=>setmin,
enmin=>enmin_re,
daout=>second_daout);
u2:
minuteportmap(clk=>enmin_re,
reset=>reset,
clk1=>clk,
sethour=>sethour,
enhour=>enhour_re,
daout=>minute_daout);
u3:
hourportmap(clk=>enhour_re,
reset=>reset,
daout=>hour_daout);
enda;
七.仿真波形图为:
仿真波形图1
仿真波形图2
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