基础应试pcb模拟题设计答案.docx
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基础应试pcb模拟题设计答案
一、单项选择(30分)
1、PADSLogic工作空间为(A)
A56英吋x56英吋B65英吋x65英吋
2、PADSLogic里的设计栅格是(A)
ADesignGridBDisplayGrid
3、显示栅格快捷键为(A)
AGD(XY)BG(XY)CD(XY)
4、PADSLogic中Minimumdisplay表示(B)
A最大显示线宽B最小显示线宽C显示设计线宽
5、extEncoding选项中选择输入文本时字体格式,要输入中文字体是(A)
A“ChineseSimplify”B“ChineseTraditional”C“ChineseGreek”
6、不是参数(Parameters)的设置的(C)
A结点(TieDot)B总线拐角长度(BusAngle)C字体(Fonts)
7、PADSLogic新建元件类型有(B)
A3B4C5
8、PadsLogic过滤器选项有几种(B)
A7B8C9
9、PadsLogic导入PCB按钮为(A)
ASendnetlistBECOTOpcbCECOTOlogic
10、PadsLogic中是的系统提供的地方式有几种(C)
A1B2C3
11、PADSLayout具有几种类型的栅格(Grids)(A)
A2B3C4
12、在PadsLayout中是系统提供了的单位换算正确的(A)
A1MM=2.54MILB1CM=2.54MILC1MIL=2.54MM
13、Part封装中可以包含多少个PCB封装(A)
A不限B3个C4个
14、PADSLayout在设计过程中使用几类工作栅格(WorkingGrids)(B)
A2B4C6
15、Layout系统参数中移动的Dragmoves方式有几种(B)
A2B3C4
16、Padslogic和PadsLayout关系说法错误的是(C)
A都可以直接输入中文B都可以互导网络C都不可以生成BOM文件
17、线路板设计中层设定有几种(B)
A2B3C4
18、线路板元件移动的快捷键是(C)
ACtrl+cBCtrl+dCCtrl+e
19、线路板设计工作界面中对设计工具不包含的是(A)
A添加新的网络B移动元件位置C旋转元件位置
20、PADSLayout文件导入Protel99文件是(B)
A.TXTB.ASCC.DXF
21、线路板设计中键盘缩小的快捷键是以下哪个(C)
APausebreakBPageUpCPageDown
22、下列哪一个是正确表达了光标会自动定位在R1上,并高亮显示(C)
AGGR1BGSR1CSSR1
23、手机PCB板走线宽度最小可以做到多少MM(A)
A0.1B0.01C0.001
24、Layout中元件封装向导中包含几种形式(B)
A5B6C7
25、EMC定义中不包含的内容是(C)
AEMIBEMSCEMB
26、EMC认证是中国的图标是(B)
AFCCBCCCCCCF
27、线路板设计中顶层丝印在哪一层(B)
A25层B26层C27层
28、复位电路放置位置说法正确的是(A)
A靠近所在ICB靠近所在电源C靠近所在接口
29、一个20MA的差模电流,在30MHZ时,将在3M处产生多大的辐射电场(B)
A10uV/mB100uV/mC1000uV/m
30、PCB设计中共模电流解释正确的(A)
A电流大小相等,方向相同B电流大小相等,方向相反C电流大小不等,方向相同
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1、以下哪些是PadsLogic的元件属性的内容(AB)
APCBDecalsBSigPinsCPadStack
2、以下哪些是PadsLogic导入的格式(ABC)
A.TXTBOLEC.ECO
3、以下哪些是PadsLogic系统设定的内容(AB)
AGlobalBTextCGrids
4、定义设计规则(Designrules)包含(ABC)
A安全间距(clearance)B布线(routing)C约束(constraints)
5、以下哪些设计软件可以直接和PadsLayout在互导(A)
ACADBprotelCORCAD
6、PadsLogic可以直接打开文件后缀有(BC)
A.ASCB.SCHC.DSN
7、PadsLayout提供的系统单位有(ABC)
AMilsBMetricCInches
8、对PadsLayout以下说法正确的有(B)
A可以直接打开protel文件B可以直接互导CADC可以直接走差分走线
9、下列翻译正确的有(AC)
A总线为(Bus)BCut=粘贴C页间连接符号为(Off-Page)
10、PadsLayout系统中以下翻译正确的有(ABC)
ADragandattacl表示移动并拂上
BDiagonal表示走线角度为直角和斜角
CSelectBoardOutline表示选择边框
11、PCB设计中的修改工具盒(ECOToolbar)下说法正确的有(ABC)
A可以删除元件
B可以移动元件
C可以修改网络名
12、以下说法正确的有(BC)
APADS2005.2为最新PADS设计软件
BPADSLayout的ECO修改后可以导入Logic里也随从修改一直
CPADSRouter为PADS高速设计窗口
13、Layout设计中对以下功能键说法正确的是(BC)
APageUP键是缩小视图
BEND键设计时界面刷新
C鼠标中间键为界面上下左右滚动
14、Layout设计中对焊盘层定义说法正确的(AC)
AMountedside为顶层焊盘大小设定
BInnerlayers为第二层焊盘大小设定
COppositeside为底层焊盘大小设定
15、对21-30层旅游活动正确的有(AC)
A21层SolderMaskTop为顶层去掉绿油
B24层DrilDrawing为焊盘层
C27层AssemblyDrawingTop为顶层分割层
16、焊盘属性修改栏解释正确的有(ABC)
ADrillsize焊盘通孔
BOrientation旋转角度
CDiameter焊盘外圆大小
17、元件标号对应正确的有(AB)
AANA对应IC
BDIO对应二极管
CIND对应变压器
18、Layout中元件封装表示正确的有(AB)
ADIP为直插元件
B0603表示贴片元件
CSO20WB表示为20PIN窄休
19、可以做SMT封装向导的主要部分是(AB)
ASOIC
BQUAD
CDIP
20、Layout中对绘图模式下列说法正确的是(AB)
A选中焊盘按F2:
表示走线
B[Layer]:
更换当前的板层
C[AddCorner]:
表示增加一段弧线
21、Layout中对绘图模式的属性修改菜单下列说法正确的是(AB)
A[Cycle]:
选择已选中对象附近的对象
B[Move]:
移动被选中的对象
C[Route]:
增加网络走线
22、Layout中对自动标注模式说法正确的(BC)
A[SnaptoCorner]捕捉圆点
B[SnaptoCenter]捕捉两端点所在对象的中心
C[SnaptoCircle/Arc]捕捉圆或圆弧
23、PCB中对工程修改模式说法不正确的(BC)
A可以对元件进行添加和删除
B线路图和PCB同步下,不能对元件进行修改,这样会将PCB和线路图不能同步
C可以修改元件的标号,二个一样的元件并可修改成一样的标号
24、Layout中对增加元件工具说法不正确的(AB)
A如果Layout图中有的元件不可以在添加元件按钮下进行添加
B[AllLibraries]表示在部分元件库中寻找元件
C[Items]选项表示元件名称,其中的“*”表示任何字符
25、Layout中对规则设置工具说法正确的(BC)
A进入直线初始宽度设定是:
Setup→DesignRules…→Default→Clearance
B规则设置工具中[Routing]这个图标为布线规则
C规则设置工具中[Report]这个图标为定义报告的规则
26、PCB中对自动重新编号工具说法不正确的(AC)
A自动重新编号工具是全部元件重新加入新的标号
B[TOP]和[Bottom]选项组是分别设置[TOP]层和[Bottom]层的重新编号
C[Startat]表示最后一个元件的标号
27、PCB中对设计验证中间距验证说法不正确的(A)
A[NettoAll]表示对电路板上的所有网格进行间距验证
B[Keepout]表示组件隔离区的严格规则来检查隔离区的间距
C[SameNet]表示对同一网络的对象也要进行间距验证
28、PCB中对设计验证中高速验证下[ElectrodynamicCheck]对话框中选择“TCK”网络说法不正确的(AB)
A[CheckImpedance]验证大小
B[CheckDelay]验证长度
C[CheckLoops]验证回路
29、PCB中对线路板图CAM输出说法不正确的(BC)
ACAM输出有光绘输出、打印输出、绘图输出
B打印输出时图的大小比列有5种
CCAM输出文件类型可分为5种,其中这个[NCDrill]类型包涵在中
30、PCB中对尺寸标注箭头选项组说法正确的(BC)
A[ArrowLength]表示设置箭头的长度
B[ArrowSize]表示设置箭头的类型
C[TailLength]表示设置箭头的线宽
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1SPECCTRA转换器(Translator)提供给你对话框式样的命令文件编辑器,称为DO文件编辑器(DOfileeditor)。
*
2灌铜CopperPour与贴铜Copper的不同点在于,画完Copper的外形框之后,对其内部全部铺铜,而不避让任何的网络和元件等等目标
3PADSLayout提供了一个PCB设计外形物理尺寸标注的工具。
你需要在标准的和数据标注方法之间作出选择,前者可以标注的格式上进行完全的控制。
4尺寸标注(Dimensions)是以原来的设计单位为基础进行的,设置设计单位为英吋(Inches)。
5验证设计(VerifyDesign)命令让你检查你设计中的安全间距(Clearance)、连接性(Connectivity)、高速电路(HighSpeed)和平面层(Plane)的错误。
*
6平面层(Plane)网络检查,主要验证热焊盘(Thermals)是否在平面层(Plane)都已经产生*
7为了演示EDC的功能,你可以对24MHz网络添加一个网络长度规则。
*
8无模命令(ModelessCommands)和快捷键(ShortcutKeys)*
9PADS当Layout的设计文件打开时,每次源目标改变时,这些被嵌入(Embeded)的目标自动地更新。
*
10CAE封装(CAEDecal)是一个二维线(2DLine)符号,它代表了元件的逻辑功*
11输入管脚由15个地址输入、6个控制输入和1个另外的输入管脚组成。
12很多CAEDecal不是方形,需要一步一步人工完成。
*
13可以从DecalEditingToolbar图标中选择工具条(Toolbar),打开下一级工具条。
14观察视图并没有存储起来时,当你打开一个新的设计文件或退出PADSLogic时,已捕获的观察视图不会被删除。
15材料清单(BillofMaterials)就是设计中各个元件的元件类型数据的统计和排列,并且采用一定的格式。
*
16对于Gerber输出MSWord文件和其它OLE应用内容,一般我们选择包含OLE目标输出到Gerber文件或者绘图输出。
17PADSLogic的OLE功能允许你在PADSLogic和PADS-Layout之间交叉选择。
*
18当执行交叉搜索(CrossProbing)时,设计文件的应用程序处于被控制的关闭状态。
19使用PADSLogic的OLE工具传输网表(Netlist)到PADS-Layout,可以以避免采用手工方式输入和输出网表(Netlist)。
*
20在PADSLogic中,你可以通过一组元件的选择,一个接一个地移动多个元件。
*
21BGA工具盒是PadsLayout新增加的工具盒,但它仅仅用于BGA封装的设计。
22设置栅格(Grids)PADSLayout具有一种类型的栅格(Grids),即工作栅格(WorkingGrids)
23仅仅管脚(Pin)/门(Gate)和参考编号(Ref.Des.)重新命名能够从PADS-Layout反标注到原理图中*
24为了能在平面层(PlaneLayers)上布线,你需要将它们从布线规则义的有效地布线层上删除
25为了容易地进行分隔平面层(SplittingthePlane)的定义,应该关闭所有不相关层的显示颜色。
*
26无论你将这个标号(Label)放在封装(Decal)的什么地方,当你使用PCB封装(PCBDecal)添加元件到设计中时,参考编号(ReferenceDesignation)总是要出现的。
*
27在Preview库中有几个元件类型(Parttypes)所对应的PCB封装(PCBDecal)已经指定了,而且已经建立了它
28板边框(BoardOutline)是采用与绘制项目、覆铜和灌铜等相同的方法建立的多边形。
*
29如果做比较复杂的板框外形或一些定位孔,可以先在AutoCAD中绘制好板框外形和定位孔,然后从CAD中导入到PADSLayout中。
*
30PADSLayout的输入工具也允许你有选择地从Autodesk的AutoCAD或者ParametricTechnologies的Pro/ENGINEER产品中输入数据。
*
*号为正确的
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a、请叙述线路图定义封装(Decal)过程,以定义一个简单的管脚封装(PinDecal),它们由一个横线和一个圆组成。
1.从工具条(Toolbar)中选择封装编辑(DecalEditing)图标。
2.从封装编辑(DecalEditing)工具盒中选择建立2D线(Create2DLine)图标。
3.按鼠标右键打开一个弹出菜单,然后选择路径(Path)方式。
4.通过键入G20设置设计栅格(DesignGrid)为20。
5.将光标放在原点标记处,状态条(StatusBar)中X和Y的坐标将显示为零。
6.按一下并松开鼠标左键,将开始画一根线。
7.横向移动光标直到坐标指示为X160、Y0(检查状态条(StatusBar)确认坐
标值),连击鼠标左键完成这根线。
8.按鼠标右键打开一个弹出菜单,然后选择圆(Circle)改变绘图方式。
9.你必须通过键入S1800指示圆的中心点。
10.为了定义一个圆,按鼠标左键并且将光标向中心点以外的方向移动一个
设计栅格(DesignGrid)(20mils),再按鼠标左键完成这个圆。
11.从工具条中选择移动方式(MoveMode)图标,放标记在PINNOT封装
(Decal)图中。
保存管脚封装(PinDecal)
b、请说明总线布线(BusRoute)全过程。
1.从弹出菜单(Pop-upMenu)中点中选择管脚/过孔/标记(Select
Pin/Vias/Tacks),为了进行总线布线(BusRouting)的需要,限制你的可选择内容。
2.从工具条(Toolbar)中选择设计(Design)工具盒图标。
3.从设计(Design)工具盒选择总线布线(BusRoute)图标。
4.进行一个区域的选择,包括U2(大的SOIC器件)的三个管脚(刚才我们前
面高亮的三个管脚)连接的网络连线。
交互的总线布线(BusRouting)方式现在有效了。
如果你采用动态布线编辑
(DynamicRouteEditing)进行单根连线的操作,则对应的是单根线。
现在你对应的
是多根被选择的连线。
当前的布线线段将粘附在光标上,并指导你的布线。
每次对于一根导线添加
一个布线拐角(RouteCorner)或过孔(Via),总线的其它连线将跟随着它进行。
5.从管脚(Pin)处向上方移动、添加一段垂直的线段,并且按鼠标的左键添加
一个拐角(Corner)作为指导方式,注意观察总线(Bus)的其它成员是怎样的匹配这个
指导方向的。
6.移动光标到目标管脚(Pin)下面的一点处,添加另一个拐角(Corner),注意
观察总线(Bus)的其它成员又是怎样的匹配这个指导方向的。
7.从弹出菜单(Pop-upMenu)选择完成(Complete)命令,完成总线布线。
总线
(Bus)的所有成员将都完成布线并且进行平滑(Smoothed)。
使用过孔形状(ViaPatterns)进行总线布线(BusRouting)
总线布线(BusRouting)还具有自动采用某种过孔方式(ViaPatterns)、插入过孔
(Vias)的能力。
当你添加过孔到一根指导布线的导线时,使总线的成员也在导线中
添加过孔(Vias)。
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一、在当今无线通信设备中,射频部分往往采用小型化的室外单元结构,而室外单元的射频部分、中频部分,以及对室外单元进行监控的低频电路部分往往部署在同一PCB上。
请问,对这样的PCB布线在材质上有何要求?
如何防止射频、中频以及低频电路互相之间的干扰?
现代高速PCB设计中,为了保证信号的完整性,常常需要对器件的输入或输出端进行端接。
请问端接的方式有哪些?
采用端接的方式是由什么因素决定的?
有什么规则?
1.混合电路设计是一个很大的问题,很难有一个完美的解决方案。
一般射频电路在系统中都作为一个独立的单板进行布局布线,甚至会有专门的屏蔽腔体。
而且射频电路一般为单面或双面板,电路较为简单,所有这些都是为了减少对射频电路分布参数的影响,提高射频系统的一致性。
相对于一般的FR4材质,射频电路板倾向与采用高Q值的基材,这种材料的介电常数比较小,传输线分布电容较小,阻抗高,信号传输时延小。
在混合电路设计中,虽然射频,数字电路做在同一块PCB上,但一般都分成射频电路区和数字电路区,分别布局布线。
之间用接地过孔带和屏蔽盒屏蔽
2.端接(terminal),也称匹配。
一般按照匹配位置分有源端匹配和终端匹配。
其中源端匹配一般为电阻串联匹配,终端匹配一般为并联匹配,方式比较多,有电阻上拉,电阻下拉,戴维南匹配,AC匹配,肖特基二极管匹配。
匹配采用方式一般由BUFFER特性,拓普情况,电平种类和判决方式来决定,也要考虑信号占空比,系统功耗等。
数字电路最关键的是时序问题,加匹配的目的是改善信号质量,在判决时刻得到可以确定的信号。
对于电平有效信号,在保证建立、保持时间的前提下,信号质量稳定;对延有效信号,在保证信号延单调性前提下,信号变化延速度满足要求。
二、在电路板尺寸固定的情况下,如果设计中需要容纳更多的功能,就往往需要提高PCB的走线密度,但是这样有可能导致走线的相互干扰增强,同时走线过细也使阻抗无法降低,请问在高速(>100MHz)高密度PCB设计中有哪些技巧?
在高速PCB设计时为了防止反射就要考虑阻抗匹配,但由于PCB的加工工艺限制了阻抗的连续性而仿真又仿不到,在原理图的设计时怎样来考虑这个问题?
另外关于IBIS模型,不知在那里能提供比较准确的IBIS模型库。
我们从网上下载的库大多数都不太准确,很影响仿真的参考性。
答:
在设计高速高密度PCB时,串扰(crosstalkinterference)确实是要特别注意的,因为它对时序(timing)与信号完整性(signalintegrity)有很大的影响。
以下提供几个注意的地方:
1.控制走线特性阻抗的连续与匹配。
2.走线间距的大小。
一般常看到的间距为两倍线宽。
可以透过仿真来知道走线间距对时序及信号完整性的影响,找出可容忍的最小间距。
不同芯片信号的结果可能不同。
3.选择适当的端接方式。
4.避免上下相邻两层的走线方向相同,甚至有走线正好上下重迭在一起,因为这种串扰比同层相邻走线的情形还大。
5.利用盲埋孔(blind/buriedvia)来增加走线面积。
但是PCB板的制作成本会增加。
在实际执行时确实很难达到完全平行与等长,不过还是要尽量做到。
除此以外,可以预留差分端接和共模端接,以缓和对时序与信号完整性的影响。
在设计高速PCB电路时,阻抗匹配是设计的要素之一。
而阻抗值跟走线方式有绝对的关系,例如是走在表面层(microstrip)或内层(stripline/doublestripline),与参考层(电源层或地层)的距离,走线宽度,PCB材质等均会影响走线的特性阻抗值。
也就是说要在布线后才能确定阻抗值。
一般仿真软件会因线路模型或所使用的数学算法的限制而无法考虑到一些阻抗不连续的布线情况,这时候在原理图上只能预留一些terminators(端接),如串联电阻等,来缓和走线阻抗不连续的效应。
真正根本解决问题的方法还是布线时尽量注意避免阻抗不连续的发生。
IBIS模型的准确性直接影响到仿真的结果。
基本上IBIS可看成是实际芯片I/Obuffer等效电路的电气特性资料,一般可由SPICE模型转换而得(亦可采用测量,但限制较多),而SPICE的资料与芯片制造有绝
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