数字逻辑复习练习题.docx
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数字逻辑复习练习题.docx
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数字逻辑复习练习题
【例1】将转换成十进制数
解:
=
【例2】求
解:
251余数
2251低位
2121
260
230
211
01高位∴
【例3】用代数法求的最简与或式。
解:
【例9】求的最简与或式。
解:
这种类型的题目,一般首先对是非号下的表达式化简,然后对整个表达式化简。
故:
【例4】用卡诺图法求的最简与或式。
解:
的卡诺图及卡诺圈画法如图1.1所示
所得最简与或式为
注意:
卡诺图左上角的变量分布根据不同的习惯有不同的写法,如另一种写法为CD/AB,对于这种写法,卡诺图中填1的方格也要相应改变为如图1.2所示。
图1.1的卡诺图图1.2的另一种卡诺图
初学者常常犯这样的错误,在画卡诺图时,变量的分布按图1.2中的式样填写成CD/AB,而在方格中填“1”时,却按图1.1的样式填写,因而导致错误的结果。
按照习惯,在画卡诺图时,从左上角到右上角,变量A、B、C、D排列的顺序与函数括号中的排列一致,或与真值表上的变量排列一致。
【例5】求的最简与或式。
解:
的卡诺图及卡诺圈画法如图1.3所示。
所得最简与或式:
注意:
对同一个函数的卡诺图,有时存在不同的卡诺圈画法,因而所得的最简与或式的表达式不是唯一的,但不同表达式中与项的数目应该是相同的。
例如:
此题的另一种卡诺圈画法如图1.4所示。
根据卡诺图后一种卡诺圈的画法,所得最简与或式为
从上述的两种最简与或式中可知,它们的与项数目相同,化简程度一样,都是正确的答案。
【例6】求的最简与或式。
解:
这是利用无关最小项化简逻辑函数的例题,的卡诺图及卡诺圈画法如图1.5所示。
所得最简与或式:
1
1
注意:
最小项所对应方格中的既可看成1,也可看成0,由于它对扩大圈1无帮助,故可把它看成0而不圈它,如果圈它,就达不到化简的效果。
图1.5的卡诺图
图1.4卡诺图后一种卡诺圈的画法
图1.3的卡诺图
第二章
【例3】电路如图2-3(a)、(b)、(c)、(d)所示,试找出电路中的错误,并说明为什么。
图2-3电路图
解:
图(a):
电路中多余输入端接“1”是错误的,或门有一个输入为1,输出即为1。
图(b):
电路中多余输入端接“0”电平是错误的,与门输入有一个为0,输出即为0。
。
图(c):
电路中两个与门输出端并接是错误的,会烧坏器件。
因为当两个与非门的输出电平不相等时,两个门的输出级形成了低阻通道,使得电流过大,从而烧坏器件。
图(d):
电路中两OC门输出端虽能并接,但它们没有外接电阻至电源,电路不会有任何输出电压,所以是错误的。
图3-4题3-1电路图
【例3-1】分析图3-4所示电路的逻辑功能。
解:
该电路有四个输出函数,根据电路图可以得到:
;;
由逻辑表达式可以看出:
、是一位半加器的输出,、是一位全加器的输出。
所以,图3-4所示电路是两个两位二进制数与作加法的运算电路。
图3-5题3-2电路图
【例3-2】组合电路如图3-5所示,试写出函数表达式和分析逻辑功能。
解:
A、B、是原始变量,最后的输出函数
F和C的函数表达式为:
可以看出,该电路的逻辑功能是一位全加器。
【例3-3】一个组合逻辑电路有两个控制信号和,要求:
(1)时,
(2)时,
(3)时,(4)时,
试设计符合上述要求的逻辑电路。
解:
首先,列出函数F的真值表。
把控制信号、与变量A、B都视为所求电路中的输入变量。
变量在真值表中的排列由高位到低位的顺序是。
真值表如表3-1所示。
然后,画出函数F的卡诺图,如图3-6所示。
化简后得到函数F的最简与或式为
最后,画出电路图。
由于题中没有限定门器件的种类,也没有限定只使用原变量,所以在画电路时就直接根据F逻辑式的需求使用与门、或门完成。
电路图如图3-7所示。
表3-1例3-3真值表
A
B
F
0
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
0
1
0
0
1
0
1
0
1
1
0
1
1
0
1
0
1
1
1
0
1
0
0
0
1
1
0
0
1
0
1
0
1
0
0
1
0
1
1
0
1
1
0
0
0
1
1
0
1
0
1
1
1
0
0
1
1
1
1
1
1
1
图3-7例3-3电路图
【例3-4】请用3-8线译码器译码器和少量门器件实现逻辑函数
图3-8由译码器构成函数F
。
解:
从表中可知,对F进行变换可得:
由译码器构成的函数F的电路图如图3-8所示。
【例4-1】设主从J-K触发器的原状态为1,按照图4-3(a)所给出的J、K、CP输入波形,画出触发器Q端的工作波形。
解:
【关键点】
此题的特点在于激励信号K的某些跳变与CP脉冲的跳变发生在同一时刻,所以必须了解:
Q次态波形时取决于CP脉冲下降沿前一刻的J、K值而不是取决于CP脉冲下降沿时刻的J、K值。
画波形时,从第1个CP脉冲开始分析,看它的下降沿前一时刻的J、K为何值,再依据J-K触发器真值表所述的功能,确定Q的次态,也就是CP脉冲下降沿触发以后Q的新状态。
【具体分析】
1、为了便于说明,首先将CP脉冲从①到⑤编号;
2、第①个CP脉冲下降沿前一刻,J、K同为1,经CP脉冲触发后Q必然翻转,所以在第1个CP脉冲下降沿后Q由1变为0。
3、第②个CP脉冲下降沿前一刻,J=1、K=0,经CP脉冲触发后Q置1,所以在第②个CP脉冲下降沿后Q由0变为1。
图4-3例4-1时间波形图
4、第③个CP脉冲下降沿前一刻,J=K=0,经CP脉冲触发后Q保持不变,所以在第③个CP脉冲下降沿后Q仍然为1。
5、第④个CP脉冲下降沿前一刻,J=K=1,经CP脉冲触发后Q翻转,所以在第④个CP脉冲下降沿后Q由1变为0。
6、第⑤个CP脉冲下降沿前一刻,J=K=0,经CP脉冲触发后Q保持不变,所以在第⑤个CP脉冲下降沿后Q仍然为0。
故该题Q的工作波形如图4-3(b)所示。
①②③④⑤⑥
【例4-2】设主从J-K触发器的原状态为0,输入波形如图4-4(a)所示,试画出Q端的工作波形。
解:
【关键点】
该例题要求读者不但熟悉J-K触发器的真值表,还应熟悉、的异步置0、置1的功能。
画波形时,应首先考虑、的直接置0、置1的作用。
所谓直接置0置1,是指不考虑CP脉冲的作用,也不考虑所有激励信号J、K的作用,只要,触发器Q就为0;而只要(),触发器Q就为1。
只有当时,才分析CP、J、K对触发器Q的作用。
【具体分析】
图4-4例4-2时间波形图
1、为了便于说明,首先将CP脉冲从①到⑥编号,已知Q起始状态为0;
2、第①个CP脉冲期间,(),Q置0,Q保持不变仍为0。
3、第②个CP脉冲期间,(),Q置1,使Q由0变为1。
4、第③个CP脉冲到来时,,该CP脉冲有效,因在它的下降沿前一时刻,,所以在第③个CP脉冲下降沿以后,Q翻转,由1变为0。
5、第④个CP脉冲期间,、,Q置1,使Q由0变为1;
6、第⑤个CP脉冲期间,、,考虑到J=K=1,经CP脉冲触发后Q应该在第⑤个CP脉冲的下降沿翻转为0,但是,在第⑤个CP脉冲的下降沿、,Q置1;所以在第⑤个CP脉冲下降沿后Q仍然为1。
7、第⑥个CP脉冲期间,、,Q置0;使Q由1变为0;最后,Q的时间波形图如图4-4(b)所示。
①②③④⑤⑥
【例4-3】电路图如图4-5(a)所示,输入信号CP、RD和D如图4-5(b)所示,试画出,的波形。
(C)
图4-5例题4-3的电路与时间波形图
解:
【关键点】
首先要找出电路中两个触发器之间的输入、输出的关系。
有,而的状态与后者无关。
所以要先画波形,然后将作为触发器
(2)的激励信号,画波形。
其次要注意到两个不同类型的触发器的状态翻转是在CP脉冲的不同时刻。
的翻转对应CP脉冲的上升沿,的翻转对应CP脉冲的下降沿。
另外图中JK触发器的端悬空,一般输入端悬空就表示接“1”。
【具体分析】
1、为了便于说明,首先将CP脉冲从①到⑥编号;在图(b)中,一开始就为0,所以,起始状态都为0。
此后,一直保持为1,那么后面的6个CP脉冲都是有效触发。
2、第①个CP脉冲上升沿前一时刻,D=1,经CP脉冲触发后,由0→1。
3、第②个CP脉冲上升沿前一时刻,D=1,保持不变仍然为1;值得特别注意的是第2个CP脉冲上升沿正对应着由1→0,是否也立即由1→0呢?
以往常有初学者认为也立即由1→0。
其实继续为1,保持到第3个CP脉冲上升沿以后才由1→0。
对第4个CP脉冲上升沿处的分析也是这样。
此处,由0→1,而并不立即变化,而是在第5个CP脉冲上升沿以后,才由1→0。
这种滞后的响应正是D触发器的特征。
画时,注意到就是的值,而,根据CP脉冲下降沿触发的特点,由真值表确定次态,分析如前面例题所述。
最后,,的工作波形如图4-5(c)所示。
【例4-4】电路和输入波形CP、A如图4-6(a)、(b)所示,设起始状态,试画出、、B、C的输出波形。
解:
该电路在两个触发器的基础上增加了组合电路。
因为组合电路的特点是即刻的输出仅取决于即刻的输入。
所以组合电路的输出波形仅依据输出函数的逻辑方程来画。
根据图4-6(a),B、C的逻辑方程为
,
由上式可知,只有先画出时序电路的输出、的波形以后,才能画出B、C的波形。
注意到,所以在画、波形时又要求先画波形、后面波形。
画、波形时对D触发器的分析如前面所述,从第1个CP脉冲开始分析,针对每个
CP脉冲的上升沿,辩认D输入,再按确定次态。
最后得到输出波形如图4-6(c)所示。
分析图5.3所示电路的逻辑功能,检查电路能否自启动。
解:
(1)方程式
时钟方程:
驱动方程:
图5.3 例5.1逻辑电路图
(5.1)
状态方程:
(5.2)
(1)状态转换表(见表5.3)
表5.3 例5.1的状态转换真值表
CP
Q2n
Q1n
Q0n
Q2n+1
Q1n+1
Q0n+1
1
0
0
0
1
0
0
2
1
0
0
0
1
0
3
0
1
0
0
0
1
4
0
0
1
0
0
0
1
1
1
1
1
1
0
2
1
1
0
1
0
1
3
1
0
1
1
0
0
4
0
1
1
0
1
0
(3)画出状态转换图(见图5.4)
Q2Q1Q0
000 100 101 110 111
001 010 011
图5.4 逻辑电路的状态转换图
(4)检查自启动。
经查,电路有111、110、101、011四个无效状态如图5.2所示,电路能够启动。
(5)时序图(见图5.5)
5
4
3
2
1
CP
Q1
Q2
Q3
图5.5 例5.1逻辑电路的时序图
(6)功能说明:
图5.1逻辑电路是一个同步四进制计数器。
例5.2 试分析图5.6所示电路,并说明其逻辑功能。
图5.6 例5.2逻辑电路图
解:
(1)驱动方程:
(5.3)
(2)状
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- 数字 逻辑 复习 练习题