12小时数字钟电路设计课件说课讲解.docx
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12小时数字钟电路设计课件说课讲解
2、消费者分析
当然,在竞争日益激烈的现代社会中,创业是件相当困难的事。
我们认为,在实行我们的创业计划之前,我们首先要了解竞争对手,吸取别人的经验教训,制订相应竞争的策略。
我相信只要我们的小店有自己独到的风格,价格优惠,服务热情周到,就一定能取得大多女孩的信任和喜爱。
(3)心态问题
喜欢□一般□不喜欢□
(二)对“碧芝”自制饰品店的分析
据了解,百分之八十的饰品店都推出“DIY饰品”来吸引顾客,一方面顺应了年轻一代喜欢与众不同、标新立异的心理;另一方面,自制饰品价格相对较低,可以随时更新换代,也满足了年轻人“喜新厌旧”的需要,因而很受欢迎。
我们大学生没有固定的经济来源,但我们也不乏缺少潮流时尚的理念,没有哪个女生是不喜欢琳琅满目的小饰品,珠光宝气、穿金戴银便是时尚的时代早已被推出轨道,简洁、个性化的饰品成为现代时尚女性的钟爱。
因此饰品这一行总是吸引很多投资者的目光。
然而我们女生更注重的是感性消费,我们的消费欲望往往建立在潮流、时尚和产品的新颖性上,所以要想在饰品行业有立足之地,又尚未具备雄厚的资金条件的话,就有必要与传统首饰区别开来,自制饰品就是近一两年来沿海城市最新流行的一种。
合计50100%
据上述部分的分析可见,我校学生就达4000多人。
附近还有两所学校,和一些居民楼。
随着生活水平的逐渐提高,家长给孩子的零用钱也越来越多,人们对美的要求也越来越高,特别是大学生。
他们总希望自己的无论是衣服还是首饰都希望与众不同,能穿出自己的个性。
但在我们美丽的校园里缺少自己的个性和琳琅满目的饰品,所以我们的小饰品店存在的竞争力主要是南桥或是市区的。
这给我们小组的创业项目提供了一个很好的市场机会。
(一)上海的经济环境对饰品消费的影响沈阳航空航天大学
课程设计报告
课程设计名称:
计算机组成原理课程设计
课程设计题目:
12小时数字钟电路设计与实现
院(系):
计算机学院
专业:
计算机科学与技术
班级:
34010104
学号:
2013040101164
姓名:
指导教师:
胡光元
完成日期:
2016年1月13日
第1章总体设计方案
1.1设计原理
通过Verilog语言,编写12小时数字钟电路设计与实现的Verilog程序,一般的做法是底层文件用verilog写代码表示,顶层用写的代码生成的原理图文件链接组成,最后在加上输入输出端口。
采用自上而下的方法,顶层设计采用原理图设计输入的方式。
1.2设计思路
1.实时数字钟显示功能,即时、分、秒的正常显示模式,并且在此基础上增加上,下午显示。
2.手动校准。
按动方式键,将电路置于校时状态,则计时电路可用手动方式校准,每按一下校时键,时计数器加1;按动方式键,将电路置于校分状态,以同样方式手动校分。
1.3设计环境
(1)硬件环境
•伟福COP2000型计算机组成原理实验仪
COP2000计算机组成原理实验系统由………
•COP2000集成调试软件
COP2000集成开发环境是为………….
(2)EDA环境
•Xilinxfoundationf3.1设计软件
Xilinxfoundationf3.1是Xilinx公司的可编程期间………….
第2章详细设计方案
2.1算法与程序的设计与实现
(1)秒钟计时器
由于秒计数器为60进制计数器,所以以秒计数器作为示例说明其编程思想。
其中秒计数器模块在程序中为always@(posedgeclk)的程序段,由上面分析得秒计数器由一个十进制计数器与一个六进制计数器组成,程序中有second0表示秒计数器低位即10进制计数器,second1表示秒计数器的高位为一个六进制计数器。
clk为时钟信号,时钟周期1/60(S),当低位second0满10时,自动进一位,即second1自动进位。
Second0,second1位宽均为4位reg型变量。
(2)分钟钟计时器
分钟计时器由于秒计数器为12进制计数器,示例说明其编程思想。
其中秒计数器模块在程序中为always@(posedgemod)的程序段,由分析得小时计数器由一个二进制计数器与一个三进制计数器组成,程序中有hour0表示秒计数器低位即二进制计数器,hour1表示秒计数器的高位为一个三进制计数器。
Mod为时钟信号,来自分钟计时模块的mod,时钟周期360(S),当低位hour0满3时,自动进一位,即hour1自动进位。
hour1,hour1位宽均为4位reg型变量。
(3)小时计时器
小时计时器同秒钟计时器其中小时计数器模块在程序中为always@(posedgetun)的程序段,分钟计时器的低位、高位分别由minute0、minute1表示,但分钟计时器模块的敏感信号为“posedgetun”时钟信号,“tun”的产生自秒钟计时器,可知其产生的时钟信号为1(S),每触发一次则分钟计数器计数加1一次,同时产生mod的时钟信号,同时由于做的是12小时数字钟电路,所有zox表示的是显示上下午,当小时计数器满12时zox变化一次,其中zox=0表示的是上午,zox=1表示的是下午。
(4)时间设置
时间设置模块实现的功能为通过按键调节可以对当前时间进行手动控制。
其主要是在时间设置使能端有效地情况下通过SW1和i_SW2两个按键对数字钟的小时和分钟数进行调节。
Disp_drive为设置中的显示控制,即通过SW1对位的调整,Disp_drive随之变化。
i_SW2为对每一位上的数字在其范围内进行加1调节。
Disp_drive取值000、001、010和011分别对应hour1、hour0、minute1和minute0的设置,其中的加1设置在各个计时器模块,这样做的原因是防止两个“always”进程对同一个变量赋值发生错误。
(5)控制显示模块
控制显示模块在整个数字钟的设计中起着非常重要的作用。
它的作用是将时间等数据用数码管显示的控制和数据传输模块,包括数据的传输以及BCD码译码等。
通过几个控制使能端将其不同功能时的时间在数码管上显示出来。
本模块中端口定义比较多,下面是其所对应的功能。
clk:
时间自动模式工作使能信号;
Timeset_EN:
时间设置使能信号;
Time_disp_select:
时间显示位选信号;
Disp_select:
显示位选信号输出;
程序设计中,各使能端信号为1表示执行该功能,以时间自动工作模式使能信号有效为例说明,当Time_EN为1时,首先将时间显示位选信号isp_select的值赋给显示位选信号disp_select输出,定义time_disp_select的状态一共有6个,分别为100000、010000、001000、000100、000010和000001,其在各状态下分别依次表示将、hour0、hour1、minute0、minute1、second0和second1的值赋给data,用case语句来实现,其实现语句如下:
always@(clk,TimeSet_EN,time_disp_select,disp_select,hour1,hour0,
minute1,minute0,second1,second0)
begin//时钟,秒表显示
if((clk||TimeSet_EN)==1'b1)
begin
disp_select<=time_disp_select;
case(time_disp_select)
6'b100000:
Data<=hour1;
6'b010000:
Data<=hour0;
6'b001000:
Data<=minute1;
6'b000100:
Data<=minute0;
6'b000010:
Data<=second1;
6'b000001:
Data<=second0;
default:
Data<=4'b0;
endcase
end
显示译码数据段主要程序如下:
case(Data)
4'b0000:
disp_data<=7'b1111110;
4'b0001:
disp_data<=7'b0110000;
4'b0010:
disp_data<=7'b1101101;
4'b0011:
disp_data<=7'b1111001;
4'b0100:
disp_data<=7'b0110011;
4'b0101:
disp_data<=7'b1011011;
4'b0110:
disp_data<=7'b1011111;
4'b0111:
disp_data<=7'b1110000;
4'b1000:
disp_data<=7'b1111111;
4'b1001:
disp_data<=7'b1111011;
default:
disp_data<=7'b0;
endcase
显示译码程序说明了0到9十个数在7段数码管中所对应的值,在case语句里面最重要的是一定不能忘了default,否则仿真会发生所不希望看到的
结果。
下图13为闹钟设置使能有效时仿真结果。
2.2流程图的设计与实现
1.数字钟
2.12小时数字时钟整体
第3章程序调试与结果测试
3.1程序调试
1、Error(10170):
VerilogHDLsyntaxerrorata.v(65)neartext"always";expecting"end"
忘记在begin之后加end结束语
2、Error(10161):
VerilogHDLerrorata.v(165):
object"Dat"isnotdeclared
在程序开始Dat忘记标记和定义
3、Error(10170):
VerilogHDLsyntaxerroratTime.v(49)neartext"else";expecting"endmodule"
程序后面没加"endmodule"
4、Error(10170):
VerilogHDLsyntaxerroratTime.v(56)neartext"<=";expecting".",oranidentifier
把“<=”改为“=”
3.2程序测试及结果分析
1.
从图中可以看出当second0满1010即10时被置为0000,而second1加1,满足秒的低位满十进一位的设置。
2.
从图中可以看出,在第一个时钟周期内,时间显示位选信号time_disp_select的值为000000,此时应执行case语句的default,Data的值为0;在第二个时钟周期内,time_disp_select的值为000001,此时对应其最后一种状态,将second0的值赋给Data,即Data的值为0110,从图中看,仿真结果正确,disp_data表示的是将当前数据译码显示之后七段数码管的显示,所以在第一个周期内值为1111110,表示值为0,与Data所表示的数对应。
依次类推,可将Data的值全部表示出来。
3.
从图中可以看出,当只有Timeset_EN:
时间设置使能信号有效时,其七段数码管显示结果,与数字钟自动工作使能端的区别为闹钟设置使能端有效时只需对hour0、hour1、minute0和minute1进行设置,由于其同样需要将值赋给disp_select,为了统一期间,其值也设为6位,其4个状态分别为100000、010000、001000和000100。
其他与自动工作模式相同。
参考文献
[1]张
- 配套讲稿:
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- 关 键 词:
- 12 小时 数字 电路设计 课件 讲解
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