最新数字系统设计与PLD应用答案.docx
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最新数字系统设计与PLD应用答案
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1.7、
(1)算法模型
A-B
4
〈余)
8
(2)数据处理单元(框图)
A
B
CR
ERROR
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2.10、
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2.17、
流水线操作结构:
Tsi=18*100+(256-1)*100=2.73*104(ns)
顺序算法结构:
Ts2=256*18*100=4.608*105(ns)
显然流水线操作时间短。
(若系统输入数据流的待处理数据元素为m个,每一元素运算共计L段,每段历经时间为
△,则流水线操作算法结构共需运算时间为:
T=L•△+(m-1)△
而顺序算法(或并行算法)结构所需运行时间为:
m•L•△)
2.30、
(1).DFF状态编码
A—000B—001C—010D—011E—100
输出:
AOUTGQ^BOUTQQQCOUT
SETOU©QG
(2)“一对一”状态分配
AQ。
BQCQd—Q3eq
次态表:
NS
PS
输入条件
A
A
Z
C
X
E
X
B
A
Z
C
B
Z
C
X
D
B
Z
E
D
-
E
X
激励方程:
D0=Q0ZQ2XQ4XD广D2=QZQ2XD^Q1ZD^QzQ4X
输出:
AOUT二Qobout=qcoutdoutsetou=qx
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3.2、试给出一位全减器的算法描述和数据流描述真值表:
x
y
bi
d
bo
0
0
0
0
0
0
0
1
1
1
0
1
0
1
1
0
1
1
0
1
1
0
0
1
0
1
0
1
0
0
1
1
0
0
0
1
1
1
1
1
x—被减数y—减数bi—低位向本位的借位d—差bo—本位向高位的借位
LIBRARYIEEE;
USEIEEE.Std_Logic_1164.ALL;
ENTITYfull_subIS
PORT(x,y,bi:
INStd_Logic;
d,bo:
OUTStd_Logic);
ENDfull_sub;
算法描述:
ARICHITECTUREalg_fsOFfull_subIS
BIGIN
PROCESS(x,y,bi)
BEGIN
IF(x='O'ANDy='O'ANDbi='O'OR尸“1AND
ANDbi=
‘1'
ORx='
1'ANDy='1'
ANDbi=‘O')THEN
bo<=
'O';d<=
‘O';
ELSIF(x=
‘1'
ANDy=
‘O'
ANDbi=
O'
)THEN
bo<=
'O';d<=
‘1';
ELSIF(x=
‘0'
ANDy=
‘1'
ANDbi=
j'
)THEN
bo<=
1';d<=
‘O';
ELSE
bo<=
1';d<=
‘1';
ENDIF;
ENDPROCESSc1;
ENDalg_fs;
数据流描述:
(d=x®y®bibo=x'y+x'bi+ybi)
ARICHITECTUREdataflow_fsOFfull_subISBEGIN
d<=xXORyXORbi;
bo<=(NOTxANDy)OR(NOTxANDbi)OR(yANDbi);
ENDdataflow_ha;
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3.4、
(1).十进制-BCD码编码器,输入、输出均为低电平有效。
LIBRARYIEEE;
USEIEEE.Std_Logic_1164.ALL;
ENTITYencoderIS
PORT(a:
INStd_Logic_Vector(9DOWNTO0)
b:
OUTStd_Logic_Vector(3DOWNTO0));ENDencoder;
ARCHITECTUREbeh_encoderOFencoderISBEGIN
WITHaSELECT
b<=“
0110”
WHEN“0111111111
0111”
WHEN
“1011111111”,
1000”
WHEN
“1101111111”,
1001”
WHEN
“1110111111”,
1010”
WHEN
“1111011111”,
1011”
WHEN
“1111101111”,
1100”
WHEN
“1111110111”,
1101”
WHEN
“1111111011”,
1110”
WHEN
“1111111101”
1111”
WHEN
“1111111110”
0000”
WHENOTHERS;
ENDbeh_encoder;补充:
优先编码器LIBRARYIEEE;
USEIEEE.Std_Logic_1164.ALL;
ENTITYencoderIS
PORT(a:
INStd_Logic_Vector(9DOWNTO0)
b:
OUTStd_Logic_Vector(3DOWNTO0));ENDencoder;
ARCHITECTUREbeh_encoderOFencoderISBEGIN
WITHaSELECT
b<=“
0110”
WHEN“0XXXXXXXXX”,
0111”
WHEN
“10XXXXXXXX”,
1000”
WHEN
“110XXXXXXX”,
1001”
WHEN
“1110XXXXXX”,
1010”
WHEN
“11110XXXXX”,
1011”
WHEN
“111110XXXX”,
1100”
WHEN
“1111110XXX”,
1101”
WHEN
“11111110XX”,
“1110”WHEN“111111110X
“1111”WHEN“1111111110
0000”WHENOTHERS;
ENDbeh_encoder;
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(2).时钟RS触发器。
Q
Q
LIBRARYIEEE;
USEIEEE.Std_Logic_1164.ALL;
ENTITYclk_rs_ffIS
P0RT(r,s,cp:
INStd_Logic;q,nq:
BUFFERStd_Logic);ENDclk_rs_ff;
ARCHITECTUREbeh_clkrsffOFclk_rs_ffISBEGIN
ASSERTNOT(r='1‘ANDs='1')
REPORT"Controlerror"SEVERITYError;PROCESS(r,s,cp)
BEGIN
IFcp='1'THEN
q<=sOR(NOTrANDq);nq<=NOT(sOR(NOTrANDq));ENDIF;
ENDPROCESS;
ENDbeh_clkrsff;
S
-■
S
J
1J
CP_
—a
〉C1
K
1K
R
r-1
R
(3)
:
一Q
.带复位端、置位端、延迟为15ns的响应CP下降沿的JK触发器。
LIBRARYIEEE;
USEIEEE.Std_Logic_1164.ALL;
ENTITYjk_ffIS
GENERIC(tpd:
Time:
=15ns);
FORT(r,s,j,k,cp:
INStd_Logic;q,nq:
BUFFEERStd_Logic);ENDjk_ff;
ARCHITECTUREbeh_jkffOFjk_ffIS
BEGIN
ASSERTNOT(r='0‘ANDs='0')
REPORT"Controlerror"SEVERITYError;
PROCESS(r,s,cp)
BEGIN
IFr=‘O'THEN
q<=‘0'AFTERtpd;nq<='1'AFTERtpd;
ELSIFs=‘0'THEN
qv=‘1'AFTERtpd;nq<=‘0'AFTERtpd;ELSIF(cp'EventANDcp=‘0')THEN
qv=jANDnqORNOTkANDqAFTERtpd;nqv=NOT(jANDnqORNOTkANDq)AFTERtpd;
ENDIF;
ENDPROCESS;
ENDbeh_jkff;
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(4).集成计数器74161。
Cfl—c
LD^-
CTf—
CTf—
Cf3—
CIKD1V165CT=0Ml
G3Z
G4
>C5/2,3t4+
匚
1,5D⑴
Dl
第A
it
CP
臣
CTp
CTt
Di
5
Q】
Qi
Qd
i
0
X
X
X
X
X
X
c
9
0
1
1
0
X
X
鬲
01
圳
Di
伽
K
1
1
0
X
X
X
X
X
果
特
X
1
X
1
X
X
X
X
ft
ft
1
1
1
1
1
X
X
X
X
—CO
LIBRARYIEEE;
USEIEEE.Std_Logic_1164.ALL;
USEIEEE.Std_Logic_Unsigned.ALL;
ENTITYcounter16IS
PORT(cr.Id,cp,ctt,ctp:
INStd_Logic;
d:
INStd_Logic_Vector(3DOWNTO0);
q:
BUFFERStd_Logic_Vector(3DOWNTO0);co:
OUTBit);
ENDcounter16;
ARCHITECTUREbehav_ctr16OFcounter16IS
BEGIN
PROCESS(cr,cp)
BEGIN
IFcr='O'THEN
q<=“0000”;
ELSIF(cp'EventANDcp='1')THEN
IFld='0'THEN
qv=d;
ELSIF(ctt='1'ANDctp='1')THEN
IFq=“1111"THEN
qv=“0000”;
ELSE
qv=q+“0001”;
ENDIF;
ENDIF;
ENDIF;
ENDPROCESS;
co<='1'WHEN(q=“1111”ANDctt='1')ELSE'0
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ENDbeh_ctr16;
(5)•集成移位寄存器74194。
LIBRARYIEE
- 配套讲稿:
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