集成电路试题库.docx
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集成电路试题库
半导体集成电路典型试题
绪论
1、什么叫半导休集成电路?
【答案:
】
通过一系列加工丄艺.将晶体管,二极管等有源器件和电阻,电容等无源元件.按一定电路互连。
集成在一块半导体基片上。
対装在一种外壳内,执行特定电路或系统功能。
2
【答案:
1
小规模集成电路(SSI),中规模集成电路(MSI)■大规模集成电路(VSI),超大规模集成电路
(VLSI),特大规模集成电路(ULSI),巨大规模集成电路(GSI)
3、按照器件类型分•半导体集成电路分为哪几类?
【答案:
]
双极型(BJT〉(MOS)集成电路.Bi-CMOS型集成电路。
4、按电路功能或信号类型分.半导体集成电路分为哪几类?
【答案:
]
数字集成电路,模仿集成电路.数模混合集成电路。
5、什么是特性尺寸?
它对集成电路匸艺有何影响?
【答案:
]
集成电路中半导体器件最小尺寸如MOSFET最小沟道长度。
是衡虽集成电路加丄利设计水平重耍标志。
它减小使得芯片集成度直接提高。
6、名词解释:
集成度、wafersize、diesize、摩尔定律?
[答案:
]
集成度:
一个芯片上容纳的晶体管的数目2
wafersize:
指包含成千上百个芯片的大圆硅片的直径d
diesize:
指汾右封装的单个集成电路小
厚尔圣律:
集成电路的芯片的集成度三年每三年捉四倍而加工尺寸缩小^2麗。
7、分析下面电路,指出它完毕逻辑功能,说明它和普通动态组合逻辑电路不同,分析它工作原理。
【答案:
]
该电路可以完毕NAND逻辑。
与普通动态组合逻输电路相比,它增长了一种MOS管M时它可以解决普通动态组合逻辑电路存在电荷分派问題。
对于普通动态组合逻辑电路,在评估阶段.
B=r\电荷被OUT处和AOUT输出错误。
该电路増长了一种MOS管M切在预充电阶段.Mkp导通,对C点充电到Vdj。
在评估阶段.卜如裁至,不影响电路正常输出。
8、延迟时间
【答案:
]
时钟沿与输出端之间延迟
第1章集成电路根本制造工艺
K四层三结构造双极型晶体管中隐埋层作用
【答案:
J
PNP管影响
2、在制作晶体管时候•衬底材料电阻率选用对器件有何影响
【答案:
J
3.简朴论述一下pn结隔离NPN晶体管光刻环节
【答案:
]
第
—
次
光
刻:
N+隐
埋
层
扩
散
孔
光
刻
第
二
次
光
刻
:
P
隔
离
扩
散
孔
光
刻
第
三
次
光
刻:
P型
基
区
扩
散
孔
光
刻
第
四
次
光
刻:
N+发
射
区
扩
散
孔
光
刻
第
五
次
光
亥1】:
引
线
孔
光
刻
第六次光刻:
反刻铝
4、简述硅栅p阱CMOS光刻环节
【答案:
]
P阱光刻.光刻有源区,光刻笫晶硅,P•区光刻.N,
5、以p阱CMOS匸艺为基木BiCMOS有哪些局限性
【答案:
]
NPN晶体管电流増益小,集电极串联电阻大,NPN管C极只能接固定电位
6、以N阱CMOS匸艺为基木BiCMOS有哪些优缺陷?
并请提出改良方法
【答案:
]
一方[ftiNPN具备较簿基区•提拓了其性能:
N阱使得NPN管C极与衬底断开,可依照电路需要接任慰电位。
缺陷:
集电极串联电阻还是太大.影响其双极器件驱动能力。
改良方法在N阱里加隐埋层,使NPN管集电极电阻减小。
提高器件抗闩锁效应。
7、请画出NPN晶体管幅员•并且标注各层掺朵区域类型
8、请CMOS反相器幅员•并标注各层掺朵类型和输入输出端子
【答案:
1
第2章集成电路中晶体管及其寄生效应
1、简述集成双极晶体管有源寄生效应在其各匸作区能否无视
【答案:
1
PNP管为四层三结晶体管寄生晶体管.、勺NPN晶体管工作在正向匸作区时,即NPN发射极正偏,
集电极反偏,那么寄生晶体管发射极反偏因此它就截I上,对电路没有影响。
、"INPN处在反向匸作区时.寄生管子工作在正向工作区.它影响不能无视。
半NPN工作在饱和区时寄生晶体管也丄作在正向工作区,它减小了集电极电流,使反向NPN发射极电流作为无用电流流向衬底。
此时寄生效应也不能忽视
2、什么是集成双极晶体管无源寄生效应
【答案:
1
在实际集成晶体管中存在着点和存储效应和从晶体管有效基区晶体管要引出端之间欧姆体电阻.她们会对晶体管工作产生影响。
3、什么是MOS晶体管有源寄生效应
【答案:
]
MOS晶体管有源寄生效应是指MOSMOS管和寄生PNPN〔闩锁效应〕,这些效应对MOS器件工作稳定性产生极大影响。
4、什么是MOS
【答案:
】
在单阱工艺MOS器件中〔P阱为例〕,由于NMOS管源与衬底构成PN结,而PMOS管源与衬底也构成一种PNPN结串联构成PNPN构造,即两个寄生三极管〔NPN和PNP〕,一日•有因素使得寄生三极管有一种薄弱导通,两者正反应使得电流积聚増长,产生自锁现歛。
影响:
产生自锁后,如果电源能提供足够大电流.那么由于电流过大.电路将被烧毁。
5、消除Sch・qT效应方法
【答案:
]
幅员设计时:
为减小寄生电阻R$和Rz幅员设计时采用双阱匸艺、女増长电源和地接触孔数目•加粗电源线和地线,对接触进行合理规划布局,减小有害电位梯度:
工艺设计时:
减少寄生三极管电流放大倍数:
以N阱CMOS为例,为减少两晶体管放大倍数.
有效提祐抗自锁能力.注总扩散浓度控制。
为减小寄生PNP管寄生电阻Rs,可在岛浓度硅上外延低浓度硅作为衬底,抑制自锁效应。
匸艺上采用深阱扩散増长基区宽度可以有效减少寄生NPN管放大倍数:
详细应用时:
使用时尽虽防止幹种串扰引入,注总输出电流不易过大。
6、如何解决MOS器件场区寄生MOSFET效应
【答案:
]
•提岛寄生MOSFET1^值电压,使其不易启动:
増长场氧生长厚度,使寄生MOSFET阈值电压绝对值升航不容易启动。
7、如何解决MOS器件中寄生双极晶体管效应
【答案:
]
〔1〕増大基区宽度:
由工艺决定:
〔2〕使衬底可靠接地或电源。
第3章集成电路中无源元件
1、双极性集成电路中昴惯用电阻器和MOS集成电路中惯用电阻均有哪些?
【答案:
1
双极性集成电路中最惯用电阻器是基区扩散电阻MOS集成电路中惯用电阻有女晶硅电阻和用
MOS管形成电阻。
2、集成电路中惯用电容有哪些
【答案:
]
反偏PN结电容和MOS电容器
3、为什么基区薄层电阻需要修正
【答案:
]
基区薄层电阻扩散完毕后.尚有藝道高温解决丄:
序,因此朵质会进一步往里边推,同步外表硅会进一步氧化。
形成管子后,实际电阻比本來要高,因此需要修正。
4、为什么新工艺中要用铜布线取代铝布线
【答案:
】
•成果是连线一端生晶须,另一端那么产生空洞.严重时甚至会I析裂。
运用基区扩散电阻,设汁一种方块电阻200欧,阻值为1K电阻,耗散功率为20W/c该电阻
5.
上压降为5V.设汁此电阻。
L/W=5
公
I=V/R=lmA
变形
【答案:
]
注总:
这里各单•位间关系,宽度是微米时.规定电流为毫安,功率的位也要化成相应微米单位。
第4章TTL电路
名词解祥电压传播持性开门/关门电平逻辑摆幅过渡区宽度输入短路电流输入漏电流静态功耗瞬态延迟时间瞬态存储时间瞬态上升时间瞬态下降时间瞬时导通时间
【答案:
]
电压传播特性:
指电路输出电斥V0随输入电圧Vi变化而变化性质或关系〔可用曲线表达.与晶体管电压传播特性相似〕。
开门/关门电平:
开门电平VIHmin・为保证输出为额定低电平时报小输入岛电平〔VON〕:
关门电平VILmax-为保证输出为额定商电平时最大输入低电平〔VOFF〕。
逻辑摆幅:
•输出电平最大变化区间,VL=VOH・VOLo过渡区宽度:
输出不拟定区域〔非静态区域〕宽度.VW=VIHmin-VILmax。
输入短路电流IIL•抬电路被测输入端接地,而其他输入端开路时,流过接地输入端电流。
输入漏电流〔拉电流,岛电平输入电流.输入交叉漏电流〕IIH•描电路被测输入端接商电平,而其他输入端接地时.流过接高电平输入端电流。
静态功耗••称为平均静态功耗。
瞬态延迟时间id•从输入电压Vi上跳到输出电斥Vo开始下降时间间隔。
Delay•延迟。
瞬态下降时间"输出电圧Vo从商电平VOH下降到低电平VOL时间间隔°Fall•下降。
瞬态存储时间心从输入电压Vi下跳到输出电斥Vo开始上升时间间隔。
Storage-存储。
瞬态上升时间m输出电压Vo从低电平VOL上升到高电平VOH时间间隔。
Rise•上升。
瞬态导通延迟时间lPHL・〔实用电路〕从输入电压上升沿中点到输出电压下降沿中点所需要时间。
2、分析四管原那么TTL与非门〔稳态时〕各管工作状态
【答案:
]
当
输入端
信
号
有任何一种
低电平时:
Q1
饱和区
Q2
截至
区Q3饱和区
Q4截至区
当
输入
端
信
号所有为高
电平时:
Q1反向区Q2饱和区Q3饱和区
Q4饱和区
3、在四管原那么与非门中.那个管子会对瞬态特性影响最大,并分析因素以及带來那些困难
【答案」
Q5管影响最大,她不但影响截至时
间.还影响导通时间。
当输出从低电平向高电平转化时,
规定Q5迅速退出饱和区.
此时如果再导通时IB5越大,那么保和深
当输出从高电平向低电平转化时,
但愿Q5迅速存储电荷放完,此时规定IB5尽虽大。
设汁时.
IB5
两管与非门有哪些缺陷,四管及五管与非门构造相对于两管与非门在那些地方做了改良,并分析改进某些是如何丄作。
四管和五管与非门对静态和动态有那些方面改良
【答案:
]
两管与非门:
输出高电平低,瞬时特性差。
四管与非门:
输出采用图腾柱构造Q3-D,由干D是笫子器件,她会使Tplh明显下降。
D还起到了点评位移作用.提商了输出电平。
五管与非门:
达林顿构造作为输出级.Q4也起到点评位移作用,达林顿电流増益大.输出电阻小.提髙电路速度和高电平负载能力。
四管和五管在瞬态中都是通过大电流减少Tplh.静态中提商了负载能力和输出电平。
5、相对于五管与非门八管与非门构适在那些某些作了改良,分析改良某些是如何丄作
【答案:
]
六管爪元用有源泄放回路RB-RC-Q6代替了R3由于RB存在•使Q6比Q5Q2发射基电流所有流入Q5基极,是她们几乎同步导通,改良了传播特性矩形性.提商了抗干扰能力。
XQ5饱和后Q6将会替它分流.限制了Q5饱和度提高了电路速度。
在截至时Q6只能通过电阻复合掉存储电荷.Q6比Q5I此Q5迅速退岀饱和区。
6.画出四管和六管讥元与非门传播特性曲线。
并说明为什么有源泄放回路改良了传播特性矩形性
【答案:
】
Hi
Q2-Q5Q2进入饱和后,电阻对Q5Q2进入饱和区而Q5尚未进入饱和区BC段是所相应传播特性曲线。
因此说改良了传播特性矩形性。
7、四管与非门中,如果高电平过低,低电平过高,
【答案:
】
输出商电平偏低:
VCE3和R5上电压过大,可以通过减小VCE3和IC3來实现。
输出商电平偏高:
VCE5上电乐偸航可以通过増长IB5來増大Q5饱和度。
8、为什么TTL与非门不能直接并联
【答案:
]
十电路直接并联后.所有岛电平输出电流所有灌入输出低电平管子,也许会使输出低电平管子烧坏。
并会使数出低电平抬商,容易导致逻辑混乱。
9、0C门在构造上作了什么改良,它为什么不会浮现TTL与非门并联问题
【答案:
]
去掉TTL门商电平驱动级,oc门输出端用导线连接起來,接到一种公共上拉电阴上,实行线与,此时就不会出此案大电流灌入.Q5不会使输出低电平上升导致逻辑混乱。
第5章MOS反相器
请给出NMOS晶体管阈值电压公式,并解祥幹项物理含义及其对阈值大小影响〔即各项在不同状况下
I.
是提高阈值还是减少阈值〕。
【答案:
】
公式:
^OX
苴中:
3
①;MS为了消除半导体和金属的功函数差,金属电极相对于半导体所需要加的外加电压1
般時况下,金属功函数值比半导钵的小j①ms一般为负。
心
2空卩是开始出现强反型时半导体外表所需的外表势,也就是跨在空间电荷区上的电压降°
对于MvIOS数值为正」
全是为了支撑半导悴外表出现强反型所斋要的体电荷所斋要的外加电压■3
C0X
于NIVIOS数值为正Q
注星为了把绝缘层中正电荷发出的电力线全部吸引到金尿电扱一侧所需加的外加电压,
对于绝缘层中的正电荷,需要加负电馬才蘆基拉到平带,一般为负。
卩
—是为了调节澜值毘压而注入的电荷产生的影响,对于NMO5,注入P型杂
质■为正值。
Q
2.
【答案:
1
器件亚阈值持性是描在分析MOSFET时.UVgs 影响: 亚阈值导电会导致较大功率损耗,在大型电路中,如内存中,其信息能量损耗也许使存储信息变化,使电路不能正常匸作。 3.1V1OS晶体管短沟道效应是抬什么,其对晶体管有什么影响 【答案: 1 短沟道效应是指: 十卜1OS晶体管沟道长度变短到可以与源漏耗尽层宽度相比较时,发生短沟道效应,栅下耗尽区电荷不再完全受栅控制.其中有一某些受源、漏控制,产生耗尽区电荷共享,并且随假设沟道长度减小,受柵控制耗尽区电荷不断减少现影响: 由于受柵控制耗尽区电荷不断减少,只需要较少柵电荷就可以到达反型,使阈值电压减少: 沟道变短使得辭件很容易发生载流子速度饱和效应。 4.请以PMOSPMOS晶体管阈值电斥和漏源电流影响 【答案: 1 对于PMOS晶体管,普通状况下衬底和源极都接最拓电位,衬底偏斥•此时不存在衬偏效应。 而、“IPMOS>0.源与衬底PN结反偏.耗尽层电荷増长.要维持木來导电水平,必要使阈值电圧〔绝对值〕提高,即产生衬偏效应。 影响: 使得PMOS阈值电压向负方向变大,在同样栅源电压和漏源电压下其漏源电流减小。 5. 【答案: 1 MOS晶体管存在速度饱和效应。 器件工作时,十漏源电斥増大时,实际反型层沟道长度逐渐减小,即沟道长度是漏源电压函数,这一效应称为•’沟道长度调制效应"。 D和S之间电流源非抱负。 6.为什么MOS晶体管会存在饱和区和非饱和区之分〔不考虑沟道调制效应〕 【答案: 1 晶体管开通后,其漏源电流随着漏源电压而变化。 、“I漏源电压很小时.随着漏源电斥值増大.沟道内电场强度増长,电流随之增大,呈现非饱和特性: 而十漏源电压超过一定值时,由于载流子速度饱利〔短沟道〕或者沟道夹断〔长沟道〕,其漏源电流基木不随漏源电压发生变化,产生饱和持性。 7.给出E/R•并计算VTC曲线上临界电压值 【答案: 】 Vm 随着输入电压増长而超过Vto时,叭开始导通,漏极电流不再为0,由于漏源电压Vns^oui不不大于Vm・Vm|大1而M初始处在饱和状态。 随着输入电压增长,漏极电流也在増长,输出电压V虹开始下降.最后,输入电压不不大于Voui+VTO,血进入线性工作区。 在更大输入电压下,输出电压继续下降,Mi仍处在线性模式。 传播特性曲线如图示: 疋丝40*-10AWM 1曲力口5: /丁泸劝十°丄a-Q%扌W加十叫比心叫 l«・0—】。 人的0 ・%nx/[+ola・〔iga=8A "1=叫・・・ 〔严A"和〔。 丄AmA〞XM= 〔円A3--S9A〕〕分"1即〔“人4〔1人〕=・|助川。 〞〔1呗〕=可 除音吐陽非吭 0丄A・SDa>scia・.・ ioa=ihoa=ma ma=iik>a•冋gA=HOA=m人〔乙 noA=saA HlA=inA=soA: 叭-^H! A=uiA(t^>ic/I-aaA=,noA科MT W劝+0丄A"A"A・・・b^AP^APA (叫\・5A)zy=Wap/^AP)^/! -询? 禮"A库FW・ 炉A-mA)NNc/I= .( K音吐馭叭 oiA.sdA w>A=saA h=(VDi>-Voa)/Ri. Im=Kn((Vgs-VTo)Vds.1/2Vds2) =Kn(Vm-Vto)V(xirl/2V0Ut2、, VIm=Ir>对Vm微分,得: -1/Ri.(dVout/dVm)=Kn(Vout+(Vm-Vth)dVoui/dVm-Vout(dV<)ut/dVin)) -1/KnRl VdVom/dVm=-l VIH=Vin=VT0+2Voul •"-VnnVi汁出\,DD口KnRl- 考倉一种电阻负载反相器电路: VDD=5V.KN'=20uA/V2,VT0=0.8V,RL=200Kn・W/L=2oil*算 8sVTC曲线上临界电压值〔VOL、VOH、VIL.VIH〕及电路噪声容限,并评价该直流反相器设汁质 So 【答案: 】 Kir=KHXWJL〕= 时,駆动管截止,弘r丫曲0血=52 V^VectVto+1/KnRl-^VDD-Vto+1/KnRl〕2-2VDD^bjRL=0.147V^ ◊旷肌。 十1/KhRl刃。 %=%+仰DD口1 ••-V1IML in.n^VriTT-Vib=3.03VQ /皿过小,会导做识別输入信号时发生諸戻为得到较好的抗噪芦性能>较低的信号噪芦容限应至 少为WnD的1/4厦即Vr©=5V时取O卩 设讣一种电阻负载反相器,増强型驱动晶体管VTO=1V,VDD=5V1〕求\口和\丿田2〕求 噪声容限VNML和VNMH ^VDD-VTO+1/KNRL)2-2VDD/KHRL 得“心肛=加 -•.ViL=Vto+l/KIlRL=1.5V^ ym=y丸十^Vdd^K^Rl-1/K1t, 而Vca= ■'•V}n£L=ViL-Vol=0-9VQ HMBTVOE-JET1971 采用MOSFET作为nMOS反相器负载器件有哪些长处 【答案: J 采用负载电阻会占用大虽芯片面积,而晶体管占用硅片面积普通比负戦电阻小•并且有源负载反相湍 电路比无源负戦反相器有更好整体性能。 11.増强型负戦nMOS反相器有哪两种电路构造? 简述其优缺陷 【答案: 】 依照给増强型负载提供不同栅极偏压,负栽晶体管可以工作在饱和区或线性区。 饱和増强型负戦反相湍只规定一种独立电源和相对简朴制造匸艺•并且Voh限制在VdaVtl。 而线性増强空负戦反相器Voh=Vdd.噪声容限岛,但需要使用两个独立电源。 由于两者直流功耗较商,大规模数字电路均不采用增强型负栽nMOS反相器° "以饱和增强型负载反相器为例分析E/E反相湍工作原理及传播特性 rug 0-IOA囲M 吨乙/(uA・aaA)niu§=“人・.・ nsaj=isaj.・. .(niA-ioA-aaA)^3=z(UA-妙人门切c/I=IsaI (r^Ac/I-10A2A-aaA)),KM= (严]A3-lsaA(uA-|soA))>^i=»sai ! 1A.ISDA>! SaA・.・ ioA=in<>A=iSa人 aaA=uiA=isdanoA=woA<]4|aa人=山人(了 *・叫=»oA=moA 敦台吐刚荔刖47"A-isoA 10^-aaA=moA・ lIN 屮⑪呐U'IIO=U,A(I "试比较将nMOSE/E反相湍负找管改为耗尽型nMOSFET 【答案: 】 'Vld*1 A Md^ 1)Vln=o,Me截止 Md: 耗尽型负载管VtxO.Vgsd=0 AVdsd=Vdd-Voui=Vdd-Vol>Vgsd-Vtd Md始终饱和导通 AVout=VoH=VDD,改良了舟电平传播特性 2)Vm=Vdd»V(mii=V01. Me: VCsE=Vin=VDD VDSI: =V0ut=VoL VDSE Ml非饱和导通 Idse=Kne((Vgse-Vte)Vdse-1/2Vdse2) =Kne((Vdd-Vtc)Vol-1/2Voi? ) Idsd=1/2Knd(Vgsd・Vtd), =1/2KndVjd2 TIdsi=Idsl •••Vol=Vtd? Knd/2Kne(Vdd-VTC)低电平传播持性仍取决于两管尺寸之比 为使 Vol-^0 曲 如 耗尽型员载nMOS反相器相比于增强型负栽nMOS反相器有哪些好处 【答案: ] 耗尽型负nMOSVTC过镀和更好噪声容限,并且是单•电源供电.整体幅员面积也较小。 此外,在CMOS电路中使用耗尽型晶体管还能减少漏电流。 15有-nMOSE/D反相器,假设VTE=2V.VTD=-2V,KNE/KND=25.VDD=2V・求此反相器高、低输出.逻辑电平是多少? 【答案1 Vol=Vtd2Knd/2Kne(Vdd・Vte) Voh=Vdd=2V 16 什么是CMOS电路? 简述CMOS反相器匸作原理及特点 【答案: ] CMOS电路是抬由NMOS和PMOS所构成互补型电路。 对干CMOS反相器■Vin=0时,NMOS截止.PMOS导通,Vout=V0H=VDD: Vln=Vdd时,NMOS导通.PMOS截止.Vlxii=Vol=Oc商低输出电平抱负.与两管无关。 从对CMOS0或Vdd时.NMOS和PMOS总是一种导通,一种截止,没有从Vdd到Vss•因而其静态电流和功耗几乎为0。 这也是CMOS电路最大特点。 依照CMOS反相濡传播特性曲线计算VIL和VIH 【答案: ] 7T77 1)Vln=Vn. Mn: Vgsn=Vm=Vn. Vdsn=Vout VDSN>VGSN-VTN Mx饱和导通 Idsx=1/2Kn(Vgsn-Vtn)2 =1/2Kn(Vil-Vtn)2 Mp: -Vgsp=Vdd・Vm=Vdd-Vil -Vdsp=Vdd-Vout -VdspV・VgspWtp) Mp非饱和导通 Idsp=Kp((-Vgsp-IVtpI)(-Vdsp)-1/2(-Vdsp)2) =Kpi(Vdd-Vn.-IVtpI)(Vdd-Voui)-1/2(Vdd-Voui)2) VIdsn=Idsp>对Vu.微分,得: Kp((Vdd-Vn.-IVTpl)(-dVoui/dVm)+(-l)(Vdd-Vout)-(Vdd・Vout)(-dVout/dVm)) =Kn(Vii.-Vtn) 敦合吐砌囱
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