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8英寸晶圆018微米逻辑制程工艺设计
8英寸晶圆0.18微米逻辑制程工艺
晶圆(Wafei)的生产主要分为询中后段,询段主要是针对器件的生产工艺,包括扩散、离了注入、微影、蚀刻、快速热处理、化学气相沉积等工艺。
通常所说的0.18微米足对于栅极的尺寸而言的,而器件主要是山场效应管(MOS),二极管,三极管,电阻和电容等构成。
中段是从作为欧姆接触的硅化金属(S&licide)沉积到内层电介质ILD(InterLayerDielectnc)沉枳的完成,这段主要L1的是形成电阻值较低的Salicick,U的是便后面的连线对前面的器件的连接形成校低的走面接触电阻。
LLD—个主要作用是对前面器件的保护,便后面的布线匸艺和外界不会对器件的【「作性能形成干扰,另一个作用就是运用其良好的填充性能有效地填补了栅极或电容在物理I•与衬底之间的高度差,使后面的化学机械研磨CMP(ChemicalMechanicalPolish)工艺得以更好的发挥。
对于后段工艺的界定主要是从ILD之后的接触孔(Contact)到最后的保护层,它起到了从器件的生产到打线(Bonding)之间的桥梁的作用,随着工艺的先进桂度和电路的复杂程度不同,金属布线的层数也会越来越多,0.18微米逻辑产品多采用4~6层的金属布线。
2.1双阱CMOS器件形成工艺流程
首先大概介绍硅片的准备,逻辑产品一般采用轻掺杂p型硅片,晶向为<104。
在进入真正相关的器件形成工艺之前,还有一道我们称之为零层的工艺,山于集成电路是山很多层电路車迭组成的,需要川到二十儿层掩模版,I大I此必须保证每一层掩模版的光刻在机台里有可以作为对齐的基准。
零层工艺会产生两个对准结构,其在品圆上的位锂及结构如图2.1所示。
品圆丽期准备工作完成后,开始进入其止的器件形成工艺。
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图2-1晶圆零层标志位置及结构示怠图
2.1.1场区隔离及平坦化
0.18微卷逻辑产品采用的场区隔离为浅植隔离STI(ShallowTrench
Isolation)。
首先热氧化,形成缓冲层,从而减少下一步淀积氮化硅在硅表面造成的压力,随后化学气相淀枳氮化硅,作为浅沟隔离的半坦化停止层。
在进行第一次光刻询,还要淀积一层氮氧化硅,其主要作用是降低氮化硅的反射率,在光刻时有效控制关键尺寸。
接下来以有源区AA(ActiveArea)的掩模版,通过光刻把有源区的图案,转移到品圆上,接着以干式蚀刻把无光刻胶保护的氮氧化硅,氮化硅及热氧化形成的缓冲层从晶片表而除去,形成隔离用的沟槽②,fem2-2所示。
在挖开隔离的沟椚之后,算是第一个阶段的匚作完成°接下来进行浅沟椚隔
离的第二个阶段,也是重头戏,即二氧化硅的沟填。
在沟填之询,通常先把晶片送入热炉管内,以奇温氧化的方式在沟渠的衣而上生氏成■层二氧化硅,并称之为衬底氧化层(LmcrOxidc),如图2・3所示。
这一步工艺的U的主要有两个:
•足修补因为T试蚀刻所造成的沟槽表面的损伤;二是借助硅的热氧化把沟槽上端的角落「以圆化,我们称之为角缘圆化(ComerRounding)。
图2-3生氏衬底氧化层后ST1隔离示总图
完成沟槽衬底氧化层的成长之后,接下来进行沟椚的填充。
这个步骤都是使J1I化学气相淀积CVD(ChemicalVaporDeposition)来完成。
对于0.18微米逻辑:
产品,我们釆用沟填能力良好的高密度等离子体HDP(HighDensityPlasma)C\^D方法,通过沉积/蚀刻/沉积的原理完成沟槽的填充⑶。
接着进行次高温回火的处理,把CVD沉积的SiO?
(二氧化硅〉的密度以及该沉积膜的质星提升,以易于后续工艺的进行。
沟槽填充完毕后,不同的有源区之上会留有不同面积的SiO?
而面积越大,趣不容易被后续的平坦化工艺硏磨掉,对「上述问题,主要增加-层掩模版工艺流程,釆用蚀刻法来解决。
其主日是,在有源区面积较大的地方,光刻工艺后会被曝光显影而露出来,然后以蚀刻方式把大块的SiO2去除掉,示总图如24。
而后进行平坦化’平坦化制程会把氮化硅之上的Si6彻底的清除干净,否则会给接下來的氮化硅的湿式清除带來很大麻烦。
但是也不能为了把SiO?
清除干净而执行太久的过度硏磨,使氮化硅的厚度太低。
此外,STICMP常见的•些缺陷问题,如造成氮化硅层的微细刮伤,及研磨液残留等⑷,也要小心的应付。
图2-4務增掩模层刻后示点閹
最后,采用湿式刻蚀,在不会对硅材质表面造成损伤的方式下,把构成硕式罩幕层结构的氮化硅与热氧化牛•成的缓冲层SiCb予以清除【勻问,从而完成如图2・5示的整个STI的制程。
2.1.2阱(Well)的定义
0・匹微米逻辑产品,主要存在四种器件,分别是核心N型器件(CoreNMOSX核心P型器件(CorePMOS)、输入输出N型器件(I/ONMOS)以及输入输出P型器件(I/OPMOS)。
结构图2W可以形象地表示岀来。
对于特征尺寸为0.18微米的逻辑产品,N型核心器件和输入输出器件共用一个P型阱就町以达到器件所需,同样,P型核心器件和输入输出器件也是共用一个N型阱。
首先,生长胖蔽氧化层,也称为牺牲氧化层,因为这层物质在完成阱的离子注入后最终会被去除掉。
其主要作用有两个,--是避免比刻胶与有源区的耐表面直接接触产生污染:
.•是作为阱的离子注入时的一种缓冲层,来抑制离子注入所特有的通道效应使注入轮廓得到很好的控制。
接下来进行第三次次光刻,对N型器件所需的P型阱进行离了注入,分三步来来完成。
第一步为阱离子注入,这一步注入的位辺最深,用以调节阱的浓度
防止闩锁效应(Stclvup)區】。
第二步为渠道离子注入,其位冒较浅一些,主要是为了加人源漏区域Z下部位的阴浓度,使器件工作时该位置的耗尽层更窄,防止器件的源漏因为耗尽区相接而发生的穿通现象,笫三步为阈值调整注入,离子注入深度最洩,幕近器件表面,调节器件的开启电压。
二步离子注入完成后去除光刻胶,完成P型阱的制备。
同样流程进行第四次光刻来制备P型器件所需的N型阱,所不同的只是注入离子的类型,所以这卑不再做审复描述。
示意图如图2.7图a与图b所示。
1111
』F-Well
PChannel1\
N-Well\'
A
图2-7(b)N型阱离f注入爪总图
离子注入技术的最大优点是可以精确地控制掺杂杂质的浓度和深度。
但是,在离子注入的过程中,衬底的晶休结构受到损伤是不可避免的,这种损伤会对材料的屯学性质产生重要的影响。
例如,山丁散射中心的增加,使载流了迁移率下降:
缺陷中心的增加,会使非平衡少数载流子的寿命减少,p・n结的漏电流也会因此而增加。
另外,离子注入射入的朵质原子大名数都存在于晶格间隙位置,起不到施主或受主的作用。
所以在阱的离子注入制程完成后,会再做一步热退火处理,消除品格损伤,并使注入的的杂质转入替位位宜以实现电激活。
最后采用湿武刻蚀方式去除牺牲氧化层,完成整个阱的制备丄作。
2.1.3栅极形成
上一小节提到,逻辑产品有用到核心器件和输入输出器件。
核心器件供应电压为1.8伏,输入输出器件供应电压为3.3伏。
所以需要制备两种不同厚度栅氧化层来满足不同的阈值电压所需。
首先进行预氧化清洗。
硅清洗的丄艺基本准则是消除表面有机物、过渡金属和碱性离子以及颗粒。
如果在氧化询不将晶片的玷污除尽,必将影响栅氧化层的质量,从而会直接改变产品的器件特性。
清洗工艺山两步组成,笫一步为了除去硅表面的有机物玷污,第二步为了通过形成金属络合物除去金属玷污。
为了除去在笫一步清洗中生成的二氧化硅,常常增加一个中间步,用晞释的HF(氢毓)酸漂洗。
晶片清洗完后,即进行第一层栅氧化层的制备。
0.18微米逻辑制程里已经使用较薄的栅氧化层,所以通常采用低温(800°C)湿氧氧化的方法,生长的氧化层质量较好。
笫一层栅氧化层主长完成后,接着进行第五次光刻,用湿此刻蚀的方式把核心器件区域的棚氧化层去除,输入输出器件区域的栅氧化层保留,然后再进行晶片的清洗,制备第二层较薄的栅氧化层。
这样,两次热氧化的制备完成输入输出器件的栅氧化层,第二次热氧化的制备完成核心器件的热氧化层。
结果示怠如图2$示。
需要注意的是,输入输出器件的栅氧化层的厚度,并不是两次热氧化生成的氣化层厚度的总和。
这是因为,硅的热氧化是硅与氧或水汽等氧化剂,在高温条件下经过化学反应生成柵氧化层。
当莊衣面上生成•定帀度的二氧化硅层,氧化剂必须以扩散方式远动到硅・•-氧化硅界面,再与硅反应生成•-氧化硅切[口。
因此.随着二氧化硅厚度的增加.生长速率将逐渐下降<所以,输入输出器件的概氧化层庁度比两次热氧化生成的耳度总和要薄一些。
接下来,在整个晶片上生成一层多晶硅,利用笫川次光刻,形成器件栅极及多品硅作为相关电阻所需的图案,然后川十式蚀刻的方式把不需要的多品硅去除。
这一步的关键是控制好关键尺寸,因为它会直接影响特征器件的沟道长度,
在蚀刻去胶完成后,会对多晶硅櫃进行再氧化(Rc-Oxiclatiou),以修补多晶硅蚀刻对栅氧化层适成的损伤。
栅极制备完成后的结构如图2-9所示°
1
O
1
n
1
H-WeU
1
1
1
P-W)
图2-9栅极制备完成后的结构图
2.1.4轻掺杂漏极LDD(LightlyDopedDrain)
随着集成电路特征尺寸不断缩小,器件的沟道长度缩短之后,热载流子效应会对器件特性产生很大的影响。
为降低热载流子效应,0.18微米逻辑制程采用轻掺杂工艺.以加强型NMOS为例,即在原来的MOS的源极和漏极接近通道的地方,再增加一组掺杂程度较原来n型源极与漏极为低的门型区,如图2J0所示,我们称这种设汁为“轻掺杂漏极(LighdyDopedDmn)H简称为LDD.
很明显的,有LDD设讣的NMOS的通道电场分布,将往漏极移动,且电场的大小也会变低[山。
因此,“热载流子效应”的影响力便可以减轻。
此外。
“热载流子效应”对MOS还有列一个影响,禺热电子撞击所产生的电子,除大多数被漏极所吸收以为,也有一部分电子跨越栅氧化层算面而往栅极移去,这些电子大多会陷于(Trap)栅氧化层内,使氧化层内的电荷改变,从而导欽阈值电压Vt产生变化。
LDD的设计,也会减少这类问题的发生’
但是,LDD的使用也有一些缺点。
首先,它将便得MOS的制作变得复朵:
其次,I対为LDD的掺杂程度较低,电阻也就比较咼,使得淋极到源极的吊联电阻增加,这将导致元件的操作速度降低,且电力的消耗上升。
不过,因为LDD的诸多优点,它已经被广泛应用十短通道的CMOS的元件设计当中。
0.18澈米逻辑产品会有四道光刻流程,在所需位置完成四种不冋器件的轻掺杂工艺。
2.1.、侧墙(SPACERSidewalD形成
LDD流程之后是侧墙SPACER的形成。
0.18微米逻辑产品的侧墙采用ONO结构,即Oxide-Nitiide-Oxideo先用热氧,化法生长一层1,0埃左右的氧化物LiningTEOS(TetraethylOrthosilicate)作为侧墙蚀刻氮化硅(Nitride)的停止层,也作为氮化硅的缓冲层,减少氮化硅对硅的应力。
然后再牛•长一层氮化硅,这是工要的,但不能太焊,太序会对下层LiiiingTEOS造成损你导致其支撑不住。
但是侧墙乂要求有一定的厚度,所以在氮化硅的上面还要再牛长一层硅氧化物TEOS这样就形成了0N0结构。
侧墙蚀刻时先十刻到LiningTEOS上停止,再用湿刻的方法刻蚀LiningTEOS,但是并没有完全去掉,最后还会留自很薄一层作为后续源漏重掺杂的掩蔽层。
侧墙形成后的器件示意图如图2J1所示。
图2-11测墙SPACER蚀刻后的器件示总图
2.1.6源漏形成
接卜来进行第十一次光刻,即N+注入区光刻,并对N1VIOS进行源漏重掺杂注入,同时形成N+多晶硅栅和PMOS的张体区引岀。
然后是B■汪入区光刻,井对PMOS进行源漏車掺余汪入.冋时形成NMOS管的严体区引出。
源漏形成后器件剖面示恵如图2・12所示。
图2-12源漏形成后器件割血示总图
以上就完成了主要针对器件的询段生产工艺,接下来的第二节内容会对中段的欧姆接触以及作为器件保护的ILD层工艺流程做介绍。
2.2欧姆接触以及ILD工艺流程
2.2.1欧姆接触形成
在集成电路丄艺中,形成良好的欧姆接触,以减少m联电阻也是关键的-环:
L1前通常采用硅化物形成良好的接触。
硅化物(Salieicle)通常是指硅与难熔金属形成的化合物。
这种材料能够有效地降低接触区的接触电阻和務杂多晶硅的串联电阻。
用丁硅化物的常见金属有:
Ti,Co,W等口,而0.18微米逻辑产
品选用金属Co(钻)与硅反应生产相应的硅化物CoSi?
来做欧姆接触’
百先淀积一层富含硅的一氧化硅SRO(SiliconRichOxide),然后进行第十三次掩模和光刻作用,把需耍做低阻欧姻接触的源漏区以及引出区显现出来,这样就保证了在不需要硅化物的地方防止生成硅化物做电阻。
另外,SRO比较致密,可以防比源漏形成时注入的杂质从表面析出。
为保证界而T•净和平整,预清洗后尽快淀积•层Co薄膜,然后进行笫-次高温热退火,金属C。
与硅或多晶硅接触的地方发生反应生成金属硅化物(CoSi.)而在金属与出硅的接触区域则不会发牛反应’随后去除未反应的名余金属,于是多晶硅栅,源漏区等露出硅层的区域完全被硅化物所覆盖,而其他没有露出硅层的区域则不存在硅化物。
然后进行第二次高温退火以进一步降低硅化物的薄层电IMo欧姆接触形成后的器件剖面示意如图2・13所示。
2.2.2ILDI艺流程
ILD的结构为氮氧化硅SION/硼磷BP-TEOS/等离于增强PE(PlasmaEnhanced)TEOS=
首先任品圆表面淀枳一层氮氧化硅,具作用一是保护卜両的器件,防止后续硼憐硅玻璃BPSG(BorouPhosphomsSiliconGlass)中的城析出渗透到卜面闻影响器件的恃性,二是作为按触孔蚀刻的停止层。
在ILD中不用HDPTEOS是因为IUD离器件的表而太近容易产生损伤,所以用BPSG来填补栅极或电容在物理上与衬底Z间的高度差。
而BPSG的研磨速率较慢,囚此乂淀积一层PETEOS,以减小III于BPSG硬度过小在后一步平坦化时造成的划伤。
下图2-14给出了ILDCMP之后的截面示总图'
l?
]2-14ILDCMP之后的截面示.色图
2.3后段多层金属互连工艺流程
随着集成度的扩大,互连线所占而积已经成为决定芯片面积的主要因素,互连线导致的延迟已经可以与器件门延迟相比较2】。
多层金属互连技术对■超大规模集成电路的意义。
首先,使用多层金属互连技术可以使VLSI的集成密度大大增加,从而可使集成度进一步提高。
互连线的数口是随器件的数口増加而增加的,而单位面积上可以实现的连线数是有限的,使用多层互连,可以使单位芯片面积上可用的互连线面积成倍埔加,从而可以允许有更多的互连线,其次,使用多层金属互连可以降低互连线导致的延迟时间。
此外,山干多层互连技术的使用,可以在更小的芯片面积上实现相同功能,这样在单个硅片上可制作出更多芯片,从而可以降低单个芯片的成本。
当然互连线每增加一层,需要增加两块掩模版,而且还可能导致总产品率的下降,互连线层数也不是越多越好。
2.3.1接触孔(Contact)的形成
连接下层器件与第一层金属导线的孔称Z为接触孔(Contact)。
首先在前段ILD层表面沉积一层氮氧化硅作为防反射层,它可有效地减弱反射对分辨率的影响.使后面的接触孔显影得以正常进行.在后续金属连线层以及中介孔掩模光刻工艺前都会沉积一层氮氧化硅作为防反射层。
接下来进行笫十四次光刻流程,把接触孔掩模版上的图形转移到晶圆之上,运用干法蚀刻的方法使接触孔孔成型。
应当注意的是为了保证各处蚀刻没有氧化膜残留在作为欧姆接触的硅化物上,防I上断路的情况发生,工艺会在蚀刻到硅化物后再加上一定的过蚀刻,这样2前形成的硅化物就会有一运量的厚度损失,这个量应当掌握好,因为硅化物的母度直接影响到了以后PCM测试的表面接触电阻的大小。
在光刻胶去除后是接触孔粘合层沉枳,在接触孔内沉积Ti(钛)和TiN(氮化钛〉作为粘合层。
Ti的粘连性好,但Ti与WF6(氟化苗)反应会发生爆炸,所以会加上一层TiN;0N作为阻挡层,能有效防止各层间的化学相互作用以及原子扩散。
然后进行接触孔鹄寒沉积,在接触孔孔内沉积金属码,作为插塞(plug)连接下层器件和金属层。
最后进行接触孔筠塞的化学机械研磨,U的是将接触孔之外的铸研磨掉。
图2・15为工艺完成后的剖面结构图。
这层的重点是确保二氧化硅表面不会有任何未被磨除的钩金属残留,只留下接触孔中的部分用作金属导线的连接,防止产生短路现象。
考虑到晶圆表面研磨的均匀性差别,所以要磨到使•-氧化硅表面略低于
鸽插塞,从而可确保表而各个位置没有鸽金属残留。
如下图2・16以0.25微米制程为例,可以看到通常••氧化硅表面会被磨到低于鸨插塞100-200埃。
S2-15接触彳LCMPZ后的剖面结构图
图:
>10钩研磨后的TEM切片图
2.3.2第一层金属连线以及内层金属电介质隔离形成
由于本身电阻率低(约在3Qcm左右),且对二氧化硅层的附着良好,并冃.容易以BQs〔氯化硼)/Ch(氯气)的干法蚀刻加以加工成形,金属铝已为半导体普遍用來作为元件的主要导电材料,以降低RC时间延迟,并提升元件的开关频率。
丄艺上运用物理气相沉积溅镀PVDCPhysiolVaporDeposition)Sputtering法完成。
金属层采用了三明治结构,即结构为Ti/TiN/AlCu/Ti/HN,即钛/氮化钛/铝铜/钛/氮化钛,血下面示意图2J7所示。
第一层Ti作为粘结层是金属铝铜(AlCu)更容易沉积,TiN作为夹层防止上下层的材料交互扩散。
第二层丑根据实际工艺需要决定其存在与卉,最上厨的TiN作用除J'防止交直扩散外.还可作为后闻中介孔蚀刻的停止层。
Al
图217金属层的三明治结构示怠图
以多品形式存件的铝导线存在电迁移规象,为铝原子沿着铝的品粒边界移动所致,它会使某些铝线形成空洞農至断开导致断路[⑷,而在铝层的刀-些区域生长晶须,导致电极短路,极大地影响电性和可翥性■如国2-匹所示。
图2-13铝导线电迁移规象
为了更好的解决这个问题,通常在金属靶材里而加入少量的铜(含量约在0.54%Z间)问来抑制它的发生。
加入铜后,将使部分铝的晶粒边界为铝铜合金所塞入,以至干使铝产生电迁移所需能量上升,來抑制其发生。
金属层淀积完成,通过第一层金属掩模版的掩模和光刻作用在晶圆上形成所需金属连线图案,运用干法蚀刻使铝导线成形。
反应机理上主要包括化学和物理蚀刻两个方而。
氯气为其主要反应气体,物理上主要是靠Ar 另外还需要在反应时通入CHF3(三氟屮烷)[问,它的作用是减小刻蚀率来对铝线侧壁形成保护,使其免于遭受橫向的侧面蚀刻,使蚀刻之后的关键尺、J等同干光刻胶尺寸。 这三方面会同时进行,要做到它们之间的相互平衡才能得到最终合格的金属导线。 对于金属导线的标准大体上包括以卜儿个方面: L足够的光刻胶残留,口的是为了防ll•对金属线顶部的损伤。 2.足够的氧化物损耗(Oxideloss),目的是为了防止晶圆表而蚀刻不均匀而带来的局部氧化物表而金属残留.排除短路现象的发牛。 3.便好的金属轮廓外形。 佟I2-19为金属线蚀刻后的切片和外形图。 (金属导线外瞪俯视图)(SEM切片图) 图2-19金属线惋刻后的切片和外形图 运用湿代去光刻胶法,去除光刻胶和聚合物PolymetC金属辿刻时的副产物.蚀刻时起到对金属道线侧壁保护的作用)° 接卜来是内层金属电介质INID(InterMetalDielectric)形成。 首先沉积一层SRO东金属导线之上(包含侧壁),防止作为IMD的氟化硅玻璃FSG(FluorineSiliconGlass)直接与前面的金属导线接触而导致翘曲 (Peeling)的产生。 山于氟化硅玻璃屮的氟9金属层屮的Ti反应,生成TiFx(氟化钛),该物质挥发性好.体积膨胀,会导致金属层与FSG膜粘合不牢,引起金属层与FSGZ间的翘曲,这会造成器件的町靠性不艮。 在FSG膜与金属之间加一层SRO材质的氧化膜便可解决这个i可题。 接若利用具有很好的阶梯覆盖能力的HDPFSG沉积做同层金属连线之间的隔离。 然后淀积FSG来充X金属绝缘层IMD,它的引入蒂来「更低的介电常数,降低了金属与金属间的电容,减少了RC延迟,从而提离器件的运行速度。 一做氟含量控制在3d原了百分比之间,氟含量太高的FSG膜非常不稳定,对水分的抵挡能力很差,容易因吸水而造成FSG的介电常数上升(水的介电常数咼达80! )[孔 然后进行金属绝缘层的化学机械研磨ONWCMP),II的是通过化学机械研磨将丽面的IMD层磨到预足号度,而且便表而更加平整,便于后续丄艺的加工。 最后进行非掺杂的硅玻璃沉积USG(Un-dopcclSiliconGlass)Deposition,沉枳一层FECVD氧化腮,用来防止卜层氟对后面金属导线的影响。 以上的HDPFSG・PEFSG和USG的组合共同形成了IMD. 2.33不同金属层之间中介孔的形成 连接上下层金属导线的孔称上为中介孔(VIA)。 VIA1连接的就是金属1(Metal1)与金属2(Metal2),以此类推。 中介孔的形成流程与接触孔大欽相同•所不同是,中介孔的蚀刻会停在前一层金属导线的TiN上,然后同样也会有淀虽的TiN号度损失,U的也是为了保证连接的质量。 图2・20和图2・21为完成所有工艺的截面示意图及品圆切片,从中可以看到VIA孔利下层Metal之间的相互关系。 图2J0VIA1CMP后截面示盘图 图2-21VIASEM切片图 第一层中介孔的工艺完成后,依次是第二层金属连线、第一层中介孔、第三层金属连线竽的制作,直到最后一层中介孔的完成。 中间这些步为前面所述步骤的車复.它们会随着实际金属导线层数的多少而増减,一般幅况下内层金属连线的层数为U5层。 234顶部金属导线形成 顶部金属层是最匕层的金属导线,它与之前的金属导线层在结构卜•有两点主要的差别。 其一,片度上需要较询层导线片(约为询层的2倍〉,因为上层的导线比较稀疏,所承受的电流比较人,到了下面的金属层电流由于分流作用会减小: 其二,三明治结构也有所不冋,上层和AlCu连接的用TiN取代了Ti/TiN,因为后面的保护层(Passiw6on)蚀刻的U的是去除氧化层和氮化层,其对金属的蚀刻能力相对较弱,没有Ti的连接会使工艺相对简单。 顶部金属连线的形成同笫一层金属连线的形成一样,同样通过掩模和光刻在晶圆匕形成图案,弭通过干法蚀刻使顶部金属导线成形,最后将残余光刻胶去除。 2.3.5保护层完成 保护层(或钝化层)作为芯片生产最后一道制程,作用是对前•层器件保护,一般有三层膜构成。 首先是髙密度等离子体氧化膜沉积,主要U的是部分填平疗的顶部金属所带來的高度差,以及充当前层线路的保护层的作用。 接着在询层氧化膜之上再沉积一层SRO,这层SRO的作用是保护前层器
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